逐次逼近型模數(shù)轉(zhuǎn)換器的系統(tǒng)介紹概述一個(gè)N位SARADC主要由采樣保持電路、N位DAC、COMP以及SARLOGIC（數(shù)據(jù)寄存器和移位寄存器）組成。其工作過程為：首先經(jīng)采樣保持電路，對系統(tǒng)模擬輸入信號(hào)VIN執(zhí)行采樣保持操作。與此同時(shí)，對移位寄存器進(jìn)行初始化操作，即使N位數(shù)據(jù)寄存器的最高位置1，其余位均置0即置位至中間碼（100...0），數(shù)據(jù)寄存器將此一串二進(jìn)制數(shù)字碼傳送到DAC作為控制信號(hào)，使得VDAC為VREF的一半，然后將VDAC傳送至比較器，比較器將其與采樣信號(hào)VIN進(jìn)行比較，輸出不同的邏輯電平。由于比較器的輸出接至數(shù)據(jù)寄存器的數(shù)據(jù)位，初始化操作后，比較器的輸出將影響N位數(shù)據(jù)寄存器。若VIN大于VDAC，則比較器輸出為邏輯高電平，在時(shí)鐘上升沿到來后會(huì)對數(shù)據(jù)寄存器的最高位置1，反之，比較器輸出為低電平，在時(shí)鐘上升沿到來時(shí)會(huì)對數(shù)據(jù)寄存器的最高位置0。同時(shí)，移位寄存器移位至次高位，先將次高位置1（X10...00）重新將此時(shí)的1.1采樣保持電路（S/H）S/H是ADC中重要電路模塊，負(fù)責(zé)采集和保持模擬信號(hào)，所以它的性能優(yōu)異與否會(huì)對整個(gè)模數(shù)轉(zhuǎn)換器系統(tǒng)的精度產(chǎn)生很大的影響。圖3-1采樣電路的跟蹤和保持能力圖3-1所示的結(jié)構(gòu)是對S/H的簡化。我們可以利用MOS器件的電壓控制電流特性，將其作為開關(guān)使用，主要是因?yàn)楫?dāng)其通過的電流為零時(shí)，MOS管與一般的開關(guān)器件不同，它仍然是可以導(dǎo)通并且它的源極和漏極電壓不會(huì)受到柵極電壓的影響[[]何樂年,王憶.模擬集成電路設(shè)計(jì)與仿真[M].[]何樂年,王憶.模擬集成電路設(shè)計(jì)與仿真[M].北京：科學(xué)出版社,2008.1.2比較器ADC中的比較器模塊可以實(shí)現(xiàn)ADC的量化功能。因此，比較器性能的優(yōu)異與否也會(huì)直接影響模數(shù)轉(zhuǎn)換器的性能。眾所周知，比較器可以比較兩個(gè)模擬信號(hào)值，并可以根據(jù)兩者的大小差異產(chǎn)生比較的結(jié)果，它為一個(gè)二進(jìn)制數(shù)字碼。一個(gè)比較器根據(jù)其工作特性我們可以將其視為一個(gè)精度為1位的ADC。比較器有不同的分類方法，通常我們可以將其分為兩種，即電壓型和電流型的比較器，電壓比較器常被用于設(shè)計(jì)，而且常用的結(jié)構(gòu)中包含有一個(gè)放大器，該放大器有一對差分輸入且具有高增益放大倍數(shù)，該放大器的輸出擺幅和它的直流電壓應(yīng)與數(shù)字電路的邏輯高/低電平進(jìn)行匹配。例如，當(dāng)比較器的同相輸入電平V+大于反相輸入電平V?時(shí)，比較器輸出的電平為邏輯高電平，反之，比較器輸出的電平為邏輯低電平[[[]唐重林.甚低功耗SARADC的結(jié)構(gòu)設(shè)計(jì)與控制技術(shù)[D].陜西:西安電子科技大學(xué),2008.1.3數(shù)模轉(zhuǎn)換器的基本結(jié)構(gòu)根據(jù)采樣頻率和信號(hào)頻率比值的不同我們可以將DAC分為兩大類：奈奎斯特型和過采樣型。二者在信號(hào)帶寬范圍和轉(zhuǎn)換精度均有很大的不同。如下圖3-2所示。圖3-2二者的適用范圍奈奎斯特型和過采樣型具有不同的工作原理和電路特性，過采樣型DAC主要是通過提高過采樣率和量化噪聲整形來達(dá)到在有用的帶寬內(nèi)實(shí)現(xiàn)系統(tǒng)高信噪比的要求，大多應(yīng)用于低速以及高精度方面。相比之下，奈奎斯特型DAC的每一個(gè)二進(jìn)制數(shù)字碼對應(yīng)唯一的模擬輸出值，它的采樣速率是輸入信號(hào)頻率的3倍至20倍。但是，由于當(dāng)輸入頻率接近于奈奎斯特頻率時(shí)，DAC的動(dòng)態(tài)性能會(huì)大幅度的下降，所以奈奎斯特型DAC一般很少工作在接近于奈奎斯特頻率附近。1.1.1奈奎斯特型DAC的基本類型奈奎斯特型DAC可以大致可分為電阻分壓、電荷分配以及電流驅(qū)動(dòng)型。（1）電阻分壓型電阻分壓型DAC的結(jié)構(gòu)如圖3-3所示，給定一個(gè)參考電壓Vref，一串等值電阻對Vref進(jìn)行分壓，一組二進(jìn)制數(shù)字碼通過控制開關(guān)網(wǎng)絡(luò)選擇輸出其中一個(gè)模擬電壓值[[[]符土建.一種使用PN碼對SARADC的電容失配進(jìn)行后臺(tái)校準(zhǔn)技術(shù)的研究[D].四川:電子科技大學(xué),2020.圖3-3電阻分壓型D/A轉(zhuǎn)換器對于一個(gè)N位的DAC，需要采用2N個(gè)阻值完全相同的電阻對參考電壓Vref等分，再通過一串二進(jìn)制數(shù)字碼控制開關(guān)網(wǎng)絡(luò)或者譯碼電路從中選擇輸出一個(gè)模擬電壓值，該電壓值將通過緩沖器驅(qū)動(dòng)負(fù)載。這種類型的結(jié)構(gòu)相對比較簡單并且由于等值電阻分壓，所以具有良好的單調(diào)性。但隨著DAC位數(shù)的增加，（2）電荷分配型電荷分配型DAC原理如圖3-4所示，該結(jié)構(gòu)主要由二進(jìn)制的電容網(wǎng)絡(luò)以及一個(gè)電壓型放大器構(gòu)成。其中Q1以及Q2是兩相非交疊的時(shí)鐘，d3、d2、d1、d0是一組二進(jìn)制輸入信號(hào)來決定開關(guān)的導(dǎo)通與否。當(dāng)Q1為邏輯高電平使相對應(yīng)的開關(guān)導(dǎo)通時(shí)，輸入信號(hào)可以控制電容陣列進(jìn)行預(yù)充電操作，其中反饋電容（16C）執(zhí)行預(yù)放電操作；當(dāng)Q2為邏輯高電平使相對應(yīng)的開關(guān)導(dǎo)通時(shí)，輸入電容上存儲(chǔ)的電荷將根據(jù)輸入的數(shù)據(jù)進(jìn)行再分配，并可以得到相對應(yīng)的模擬輸入電壓[[]陸燕鋒.12位高速電流舵數(shù)模轉(zhuǎn)換器的研究與設(shè)計(jì)[D].浙江:浙江大學(xué),2011.[]陸燕鋒.12位高速電流舵數(shù)模轉(zhuǎn)換器的研究與設(shè)計(jì)[D].浙江:浙江大學(xué),2011.圖3-4電荷分配型D/A轉(zhuǎn)換器（3）電流驅(qū)動(dòng)型圖3-5所示為精度是N位的電流驅(qū)動(dòng)型DAC電路結(jié)構(gòu)。顯而易見，它主要是由N個(gè)接電源的二進(jìn)制電流源和相對應(yīng)的控制開關(guān)構(gòu)成。其中輸入的信號(hào)BN?1圖3-5二進(jìn)制權(quán)重電流驅(qū)動(dòng)型DAC電流驅(qū)動(dòng)型DAC可以通過電流直接驅(qū)動(dòng)負(fù)載，所以它不需要額外的緩沖器來驅(qū)動(dòng)