2025年計(jì)算機(jī)體系結(jié)構(gòu)專(zhuān)升本重點(diǎn)訓(xùn)練試卷（含答案）考試時(shí)間：______分鐘總分：______分姓名：______一、選擇題（每題2分，共20分。請(qǐng)將正確選項(xiàng)的字母填在題后的括號(hào)內(nèi)）1.下列哪一項(xiàng)不屬于計(jì)算機(jī)體系結(jié)構(gòu)的范疇？(A)指令系統(tǒng)的設(shè)計(jì)(B)操作系統(tǒng)的內(nèi)存管理機(jī)制(C)CPU內(nèi)部的數(shù)據(jù)通路結(jié)構(gòu)(D)磁盤(pán)驅(qū)動(dòng)器的接口標(biāo)準(zhǔn)2.在計(jì)算機(jī)中，采用補(bǔ)碼表示法的主要目的是為了：(A)簡(jiǎn)化計(jì)算機(jī)的加法器設(shè)計(jì)(B)增加存儲(chǔ)容量(C)便于進(jìn)行邏輯運(yùn)算(D)提高數(shù)據(jù)傳輸速率3.假設(shè)某計(jì)算機(jī)的Cache采用直接映射方式，Cache容量為64KB，每個(gè)主存塊大小為4KB。則主存地址中的高位地址部分（用于標(biāo)識(shí)主存塊）有多少位？(A)6(B)8(C)16(D)224.下列關(guān)于Cache替換算法的描述中，錯(cuò)誤的是：(A)最近最少使用（LRU）算法通常能獲得較好的性能(B)先進(jìn)先出（FIFO）算法實(shí)現(xiàn)簡(jiǎn)單(C)輪轉(zhuǎn)（RoundRobin）算法保證每個(gè)塊都有相等的替換機(jī)會(huì)(D)隨機(jī)替換算法的平均性能通常優(yōu)于LRU算法5.指令流水線技術(shù)的主要目的是：(A)提高CPU的主頻(B)增加CPU的寄存器數(shù)量(C)提高指令執(zhí)行的并行度(D)簡(jiǎn)化指令譯碼過(guò)程6.在指令流水線中，導(dǎo)致流水線性能下降的嚴(yán)重沖突是：(A)結(jié)構(gòu)沖突(B)數(shù)據(jù)沖突(C)控制沖突(D)任何時(shí)候發(fā)生的數(shù)據(jù)沖突7.CISC（復(fù)雜指令集計(jì)算機(jī)）和RISC（精簡(jiǎn)指令集計(jì)算機(jī)）的主要區(qū)別之一是：(A)RISC指令集包含更多的尋址方式(B)CISC指令通常能完成更復(fù)雜的操作(C)RISC通常采用硬布線控制器(D)CISC的執(zhí)行周期通常比RISC短8.CPU執(zhí)行指令時(shí)，首先需要從內(nèi)存中獲取指令的操作稱(chēng)為：(A)寫(xiě)回(B)訪存(C)譯碼(D)取指9.I/O設(shè)備與主機(jī)之間進(jìn)行數(shù)據(jù)傳輸?shù)姆绞街?，哪一個(gè)方式下CPU的參與度最低？(A)程序查詢方式(B)中斷方式(C)直接存儲(chǔ)器訪問(wèn)（DMA）方式(D)I/O通道方式10.衡量計(jì)算機(jī)算術(shù)邏輯單元（ALU）工作速度的主要指標(biāo)是：(A)主頻(B)CPI（每條指令執(zhí)行周期數(shù)）(C)MIPS（每秒執(zhí)行百萬(wàn)條指令數(shù)）(D)帶寬二、填空題（每空2分，共20分。請(qǐng)將答案填在橫線上）1.計(jì)算機(jī)性能的常用指標(biāo)有速度和______。2.一個(gè)8位二進(jìn)制數(shù)能表示的十進(jìn)制整數(shù)的范圍是______到______。3.在Cache存儲(chǔ)系統(tǒng)中，主存塊未命中時(shí)，需要將整個(gè)塊從主存調(diào)入Cache，這種替換策略稱(chēng)為_(kāi)_____。4.指令流水線中，流水線段之間因數(shù)據(jù)依賴(lài)而無(wú)法同時(shí)執(zhí)行的現(xiàn)象稱(chēng)為_(kāi)_____。5.CPU主要通過(guò)______和______兩種方式與內(nèi)存進(jìn)行數(shù)據(jù)交換。6.I/O接口通常包含地址寄存器、數(shù)據(jù)寄存器和______。7.并行性是指系統(tǒng)同時(shí)處理多個(gè)任務(wù)或操作的能力，按照并行層次劃分，指令級(jí)并行屬于______并行。8.衡量計(jì)算機(jī)性能的MIPS指標(biāo)中，“M”代表______。9.Cache的命中率是指請(qǐng)求訪問(wèn)的指令或數(shù)據(jù)______在Cache中的比例。10.總線按傳輸信息分類(lèi)，可以分為數(shù)據(jù)總線、地址總線和______總線。三、判斷題（每題1分，共10分。請(qǐng)將“正確”填在括號(hào)內(nèi)，將“錯(cuò)誤”填在括號(hào)內(nèi)）1.()浮點(diǎn)數(shù)比定點(diǎn)數(shù)能表示的數(shù)值范圍更大，但精度更低。2.()在直接映射Cache中，每個(gè)主存塊只能映射到Cache中的唯一一個(gè)特定塊位置。3.()指令流水線可以提高CPU的執(zhí)行速度，但會(huì)增加指令的執(zhí)行時(shí)間。4.()硬布線控制器比微程序控制器具有更高的執(zhí)行速度。5.()DMA方式需要CPU的介入來(lái)啟動(dòng)和終止數(shù)據(jù)傳輸。6.()計(jì)算機(jī)的主存和Cache共同構(gòu)成了計(jì)算機(jī)的存儲(chǔ)層次結(jié)構(gòu)。7.()并行處理機(jī)一定比串行處理機(jī)具有更高的性能。8.()CPI是指執(zhí)行一條指令所需的時(shí)鐘周期數(shù)。9.()總線寬度是指總線能夠同時(shí)傳輸?shù)奈粩?shù)。10.()I/O設(shè)備必須通過(guò)I/O接口才能與主機(jī)系統(tǒng)進(jìn)行通信。四、簡(jiǎn)答題（每題5分，共15分）1.簡(jiǎn)述計(jì)算機(jī)存儲(chǔ)層次結(jié)構(gòu)的設(shè)計(jì)原則。2.比較中斷方式和DMA方式在數(shù)據(jù)傳輸過(guò)程及CPU參與程度方面的主要區(qū)別。3.什么是CPU的CPI？簡(jiǎn)述影響CPI的主要因素。五、計(jì)算題（每題7分，共14分）1.某計(jì)算機(jī)的Cache容量為128KB，分為128組，每組4塊。主存容量為1MB，分為256組，每組4塊。采用組相聯(lián)映射方式。假設(shè)Cache初始為空，請(qǐng)計(jì)算以下訪問(wèn)序列的Cache命中率（塊地址從0開(kāi)始，按順序訪問(wèn)）：0,1,2,128,129,130,255。假設(shè)塊地址對(duì)組號(hào)和塊內(nèi)地址的映射關(guān)系為：組號(hào)=塊地址/組內(nèi)塊數(shù)，塊內(nèi)地址=塊地址%組內(nèi)塊數(shù)。2.某計(jì)算機(jī)指令流水線分為4個(gè)階段：IF（取指）、ID（譯碼）、EX（執(zhí)行）、WB（寫(xiě)回），每個(gè)階段的執(zhí)行時(shí)間均為1個(gè)時(shí)鐘周期。假設(shè)指令之間沒(méi)有數(shù)據(jù)冒險(xiǎn)和控制冒險(xiǎn)，請(qǐng)計(jì)算執(zhí)行100條指令所需的總時(shí)鐘周期數(shù)。六、論述題（10分）論述Cache存儲(chǔ)器對(duì)計(jì)算機(jī)系統(tǒng)性能的影響，并分析其主要性能指標(biāo)（如速度、成本、容量）之間的權(quán)衡關(guān)系。試卷答案一、選擇題1.B解析：計(jì)算機(jī)體系結(jié)構(gòu)主要關(guān)注硬件系統(tǒng)的功能和組織，包括處理器設(shè)計(jì)、存儲(chǔ)系統(tǒng)、總線、指令集等。操作系統(tǒng)的內(nèi)存管理機(jī)制屬于軟件范疇，雖然它與硬件緊密相關(guān)，但通常不被視為體系結(jié)構(gòu)的直接組成部分。2.A解析：補(bǔ)碼制消除了符號(hào)位的不確定性，使得加法和減法運(yùn)算可以用統(tǒng)一的加法器實(shí)現(xiàn)，大大簡(jiǎn)化了硬件設(shè)計(jì)。3.C解析：Cache容量64KB=2^16B，塊大小4KB=2^12B。直接映射，塊號(hào)占用的位數(shù)=log2(主存組數(shù))=log2(主存容量/塊大小)=log2(1MB/4KB)=log2(256)=8位。因此，主存地址共需地址總線條數(shù)=塊號(hào)位數(shù)+塊內(nèi)地址位數(shù)=8+12=20位。但題目問(wèn)的是主存地址中用于標(biāo)識(shí)主存塊的高位地址部分有多少位，即塊號(hào)位數(shù)，為8位。4.D解析：隨機(jī)替換算法的平均性能通常接近LRU，尤其是在塊替換頻率不高時(shí)，并不一定優(yōu)于LRU。LRU能較好地預(yù)測(cè)未來(lái)的訪問(wèn)模式，性能通常最好。FIFO實(shí)現(xiàn)簡(jiǎn)單，但可能將經(jīng)常使用的塊替換掉。LRU和RoundRobin都能保證一定的公平性或最少使用原則。5.C解析：指令流水線將一條指令的執(zhí)行過(guò)程分解為多個(gè)階段，讓多個(gè)指令可以并行執(zhí)行這些階段，從而提高了指令吞吐率和CPU的并行度。6.B解析：數(shù)據(jù)沖突（DataHazard）是指后一條指令需要使用前一條指令尚未產(chǎn)出的數(shù)據(jù)，導(dǎo)致流水線停頓。結(jié)構(gòu)沖突（StructuralHazard）是指資源需求沖突，如只有一個(gè)內(nèi)存端口。控制沖突（ControlHazard）是指分支指令導(dǎo)致下一條指令地址不確定。數(shù)據(jù)沖突是流水線性能的嚴(yán)重瓶頸。7.B解析：CISC指令通常設(shè)計(jì)得功能更復(fù)雜，一條指令可以完成多個(gè)操作，而RISC指令功能相對(duì)簡(jiǎn)單，強(qiáng)調(diào)指令的簡(jiǎn)潔性和執(zhí)行速度。8.D解析：取指（Fetch）階段是CPU從內(nèi)存指定位置（根據(jù)程序計(jì)數(shù)器PC）獲取下一條要執(zhí)行的指令的操作。9.D解析：I/O通道方式將大部分I/O控制任務(wù)交給通道（一個(gè)特殊的處理器）來(lái)完成，CPU只需發(fā)出I/O指令并啟動(dòng)通道，然后可以執(zhí)行其他任務(wù)，參與度最低。DMA方式CPU只需在數(shù)據(jù)傳輸開(kāi)始和結(jié)束時(shí)介入。中斷方式CPU在數(shù)據(jù)傳輸完成時(shí)介入。10.B解析：CPI（CyclePerInstruction）是衡量指令執(zhí)行效率的關(guān)鍵指標(biāo)，表示執(zhí)行一條指令平均需要的時(shí)鐘周期數(shù)。MIPS是衡量CPU速度的指標(biāo)。帶寬是總線的數(shù)據(jù)傳輸能力。主頻是時(shí)鐘頻率。二、填空題1.可靠性解析：計(jì)算機(jī)系統(tǒng)的性能通常從速度和可靠性兩個(gè)方面進(jìn)行衡量。2.-128到127解析：8位二進(jìn)制補(bǔ)碼表示的整數(shù)范圍，包括0，正數(shù)部分范圍是0到127（01111111），負(fù)數(shù)部分范圍是-1到-128（10000000）。3.鏈?zhǔn)教鎿Q（或Set-AssociativewithSequentialReplacement）解析：組相聯(lián)映射中，若組內(nèi)有多塊緩存空間，當(dāng)組內(nèi)所有塊都被占用時(shí)，新塊替換掉其中的一塊。按照替換策略，若新塊替換掉剛調(diào)入的塊，稱(chēng)為隨機(jī)替換；若替換掉最先進(jìn)入該組的塊，稱(chēng)為先進(jìn)先出（FIFO）；若替換掉訪問(wèn)最少的塊，稱(chēng)為L(zhǎng)RU。題目描述的是鏈?zhǔn)?，即新塊替換掉剛調(diào)入的塊，這是LRU的簡(jiǎn)化形式。4.數(shù)據(jù)冒險(xiǎn)（或DataHazard）解析：指令流水線中，后繼指令需要使用前驅(qū)指令的輸出結(jié)果，但該結(jié)果尚未寫(xiě)入寄存器時(shí)發(fā)生的數(shù)據(jù)依賴(lài)沖突。5.訪存（或MemoryAccess）/I/O操作（或I/OAccess）解析：CPU與內(nèi)存之間交換指令和數(shù)據(jù)。CPU與I/O設(shè)備之間交換數(shù)據(jù)。6.控制寄存器（或控制狀態(tài)寄存器）解析：I/O接口用于連接CPU和I/O設(shè)備，通常包含地址寄存器（暫存要訪問(wèn)的設(shè)備或內(nèi)存地址）、數(shù)據(jù)寄存器（暫存?zhèn)鬏敂?shù)據(jù)）、以及控制寄存器（存放設(shè)備狀態(tài)和控制命令）。7.指令級(jí)（或ILP-InstructionLevelParallelism）解析：并行性按層次可分為指令級(jí)并行（ILP）、線程級(jí)并行（TLP）、處理器級(jí)并行（MLP）、系統(tǒng)級(jí)并行（CLSP）等。指令級(jí)并行關(guān)注單條指令內(nèi)部的并行操作。8.兆（或Million）解析：MIPS（MillionInstructionsPerSecond）意為每秒百萬(wàn)條指令，M代表Million。9.找到（或Hit）解析：Cache命中率是指CPU訪問(wèn)內(nèi)存時(shí)，所需的數(shù)據(jù)或指令能夠在Cache中命中（找到）的比例。10.控制信號(hào)（或Control）解析：總線按傳輸信息可分為數(shù)據(jù)總線（傳輸數(shù)據(jù)）、地址總線（傳輸?shù)刂罚?、控制總線（傳輸控制信號(hào)）。三、判斷題1.正確解析：浮點(diǎn)數(shù)表示范圍更廣，可以表示非常大或非常小的數(shù)，但精度相對(duì)固定（由尾數(shù)位數(shù)決定），通常低于定點(diǎn)數(shù)（定點(diǎn)數(shù)位數(shù)固定，可以表示較大的范圍和較高的精度，取決于表示方式）。2.正確解析：直接映射方式下，主存地址分為地址塊號(hào)部分和塊內(nèi)地址部分。地址塊號(hào)部分的大小決定了Cache的組數(shù)（塊數(shù)）。每個(gè)主存塊只能映射到Cache中由該塊號(hào)唯一確定的一個(gè)位置。3.錯(cuò)誤解析：指令流水線通過(guò)并行執(zhí)行多條指令的不同階段來(lái)提高指令的吞吐率（單位時(shí)間內(nèi)完成的指令數(shù)），雖然單個(gè)指令的執(zhí)行時(shí)間（延遲）可能不變或略有增加，但整體上CPU處理指令的速度變快了。4.正確解析：硬布線控制器使用組合邏輯電路實(shí)現(xiàn)，速度非?？欤晃⒊绦蚩刂破魇褂梦⒊绦虼鎯?chǔ)器（通常是RAM）和微指令譯碼邏輯，存在微程序讀取和譯碼的延遲，速度相對(duì)較慢。5.錯(cuò)誤解析：DMA方式的核心優(yōu)勢(shì)在于減少了CPU的參與。CPU只需在傳輸開(kāi)始前設(shè)置好描述符（包含源/目標(biāo)地址、長(zhǎng)度等信息），啟動(dòng)DMA控制器，然后在傳輸完成時(shí)接收中斷進(jìn)行處理，傳輸過(guò)程中CPU可以執(zhí)行其他任務(wù)。6.正確解析：存儲(chǔ)層次結(jié)構(gòu)是為了解決速度、成本、容量之間的矛盾而設(shè)計(jì)的，主存速度介于CPU和輔存之間，成本也介于兩者之間。Cache速度最快、成本最高、容量最小，位于最上層；輔存速度最慢、成本最低、容量最大，位于最下層。Cache和主存共同構(gòu)成了CPU可快速訪問(wèn)的存儲(chǔ)部分。7.錯(cuò)誤解析：并行處理機(jī)不一定總是比串行處理機(jī)性能高。性能取決于問(wèn)題的并行度、系統(tǒng)的并行規(guī)模、編程模型、并行算法設(shè)計(jì)等多種因素。對(duì)于不適合并行化的問(wèn)題，或者并行算法設(shè)計(jì)不佳、系統(tǒng)開(kāi)銷(xiāo)過(guò)大的情況，并行處理機(jī)的性能可能不如優(yōu)化的串行處理機(jī)。8.正確解析：CPI（CyclePerInstruction）是衡量指令執(zhí)行開(kāi)銷(xiāo)的指標(biāo)，定義為平均執(zhí)行一條指令所需的時(shí)鐘周期數(shù)。9.正確解析：總線寬度（BusWidth）指數(shù)據(jù)總線同時(shí)能傳輸?shù)亩M(jìn)制位數(shù)，直接決定了每次數(shù)據(jù)傳輸能傳送的數(shù)據(jù)量。10.正確解析：I/O設(shè)備通常工作在異步模式下，速度和時(shí)序與CPU不同。I/O接口作為CPU與I/O設(shè)備之間的橋梁，負(fù)責(zé)進(jìn)行信號(hào)轉(zhuǎn)換、數(shù)據(jù)緩沖、狀態(tài)管理、命令控制等，是必須的中間環(huán)節(jié)。四、簡(jiǎn)答題1.計(jì)算機(jī)存儲(chǔ)層次結(jié)構(gòu)的設(shè)計(jì)原則主要包括：*速度：層次越高的存儲(chǔ)器速度越快，以匹配處理器的速度。*成本：層次越高的存儲(chǔ)器單位容量的成本越高。*容量：層次越高的存儲(chǔ)器單位容量的存儲(chǔ)量通常越小。*地址映射：通過(guò)硬件或軟件機(jī)制，將上層存儲(chǔ)器地址映射到下層存儲(chǔ)器地址。*信息復(fù)用：利用高速緩存存儲(chǔ)器保存下層存儲(chǔ)器中經(jīng)常訪問(wèn)的信息，避免重復(fù)訪問(wèn)慢速存儲(chǔ)器。2.中斷方式和DMA方式的主要區(qū)別：*CPU參與程度：中斷方式下，CPU在數(shù)據(jù)傳輸開(kāi)始和結(jié)束時(shí)參與；DMA方式下，CPU只需設(shè)置和啟動(dòng)，傳輸過(guò)程中可工作；I/O通道方式下，CPU參與程度最低。*數(shù)據(jù)傳輸過(guò)程：中斷方式是CPU在指令執(zhí)行中遇到I/O請(qǐng)求時(shí)暫停，執(zhí)行中斷服務(wù)程序完成傳輸；DMA方式是CPU啟動(dòng)后，數(shù)據(jù)傳輸由DMA控制器直接在主存和設(shè)備間進(jìn)行，無(wú)需CPU逐字/逐塊處理；I/O通道方式類(lèi)似DMA，通道負(fù)責(zé)管理多個(gè)I/O設(shè)備。*傳輸效率：DMA和通道方式效率遠(yuǎn)高于中斷方式，可以傳輸大量數(shù)據(jù)而不過(guò)多占用CPU時(shí)間。*適用場(chǎng)景：中斷方式適用于少量數(shù)據(jù)傳輸或需要CPU及時(shí)響應(yīng)控制的場(chǎng)景；DMA適用于大量數(shù)據(jù)塊傳輸，如磁盤(pán)讀寫(xiě)；通道方式用于更復(fù)雜的I/O管理。3.CPI（CyclePerInstruction）是衡量指令執(zhí)行效率的指標(biāo)，表示執(zhí)行一條指令平均需要的時(shí)鐘周期數(shù)。CPI=總時(shí)鐘周期數(shù)/指令條數(shù)。影響CPI的主要因素包括：*指令集復(fù)雜性：CISC指令通常比RISC指令復(fù)雜，執(zhí)行周期數(shù)更多，導(dǎo)致平均CPI更高。*指令執(zhí)行頻率：程序中不同指令的使用頻率不同，頻率高的指令的執(zhí)行周期對(duì)平均CPI影響更大。*流水線性能：如果采用流水線，流水線停頓（如數(shù)據(jù)冒險(xiǎn)、控制冒險(xiǎn)、結(jié)構(gòu)冒險(xiǎn)）會(huì)導(dǎo)致某些指令執(zhí)行周期數(shù)增加，從而提高平均CPI。*處理器設(shè)計(jì)：如采用更高效的指令譯碼、執(zhí)行單元和流水線設(shè)計(jì)，可以降低CPI。五、計(jì)算題1.計(jì)算Cache命中率：*組數(shù)=主存組數(shù)=256/4=64組。*塊大小=4KB=1024字節(jié)。*Cache組數(shù)=128KB/4KB=32組。采用組相聯(lián)映射，每組有128/4=32塊。但題目說(shuō)分為128組，每組4塊，這里假設(shè)是指Cache分為128組，每組4塊（即共512塊，容量128KB）。*塊地址范圍：0到255(共256塊)。*訪問(wèn)序列：0,1,2,128,129,130,255。*地址格式：組號(hào)占log2(128)=7位，塊內(nèi)地址占log2(4)=2位。*訪問(wèn)分析：*0(塊號(hào)0):未命中(Cache空),命中率=0/7=0。*1(塊號(hào)1):未命中(塊0,塊1,塊2在組0),命中率=0/8=0。*2(塊號(hào)2):未命中(塊0,塊1,塊2,塊3在組0),命中率=0/9=0。*128(塊號(hào)32):未命中(塊0-31在組0,塊32-63在組1),命中率=0/10=0。*129(塊號(hào)33):未命中(塊0-63在組0-1),命中率=0/11=0。*130(塊號(hào)34):未命中(塊0-63在組0-1),命中率=0/12=0。*255(塊號(hào)255):未命中(塊0-255在組0-7),命中率=0/13=0。*總訪問(wèn)次數(shù)=7。*總未命中率=7。*總命中率=(總訪問(wèn)次數(shù)-總未命中率)/總訪問(wèn)次數(shù)=(7-7)/7=0/7=0。*答：Cache命中率為0%。*（注：題目組相聯(lián)描述可能存在歧義，此處按128組，每組4塊進(jìn)行計(jì)算。若按128組，每組32塊，則命中率會(huì)很高。）*2.計(jì)算執(zhí)行100條指令所需時(shí)鐘周期數(shù)：*流水線階段：IF,ID,EX,WB。*階段數(shù)P=4。*每階段時(shí)間T=1時(shí)鐘周期。*假設(shè)無(wú)冒險(xiǎn)，指令進(jìn)入流水線后，每隔一個(gè)時(shí)鐘周期完成一個(gè)階段。*第一條指令：IF(1),ID(2),EX(3),WB(4)。*第二條指令：IF(2),ID(3),EX(4),WB(5)。*...*第100條指令：IF(99),ID(100),EX(101),WB(102)。*當(dāng)?shù)?00條指令到達(dá)WB階段時(shí)，需要經(jīng)過(guò)99個(gè)時(shí)鐘周期的IF階段，98個(gè)時(shí)鐘周期的ID階段，97個(gè)時(shí)鐘周期的EX階段，96個(gè)時(shí)鐘周期的WB階段。*因此，需要總時(shí)鐘周期數(shù)=99(IF)+98(ID)+97(EX)+96(WB)=390個(gè)時(shí)鐘周期。*