FPGA軟件驗證及測試

摘要：目前在軍工領域FPGA軟件的應用越來越廣泛，為了提高軟件質量，本文

根據(jù)FPGA軟件的恃點，對FPGA軟件的測試模型和測試方法進行了分析。本文

指出FPGA軟件開發(fā)過程中應進行整體規(guī)劃并有效實施，F(xiàn)PGA軟件測試中的各

項活動應與其設計開發(fā)過程各個階段的活動相對應，應盡可能將各階段產(chǎn)生的

缺陷在該階段發(fā)現(xiàn)和消除，不斷提高FPGA軟件的開發(fā)效率和可靠性，最終提高

FPGA軟件產(chǎn)品質量，提升顧客滿意度。

關鍵字：現(xiàn)場可編程門陣列FPGA軟件驗證

1引言

FPGA（現(xiàn)場可編程門陣列）正向高密度、低成本、低功耗、高性能的方向發(fā)展,

為滿足日益復雜的數(shù)字化系統(tǒng)設計要求，F(xiàn)PGA的密度及復雜性也在急速增長，

越來越多的系統(tǒng)或子系統(tǒng)功能在FPGA內部實現(xiàn)，其先進的功能和高集成度使

FPGA成為極具吸引力的解決方案。但是隨著FPGA應用領域的擴展以及重要性

和復雜程度的提高，其可靠性的問題變得越來越突出，F(xiàn)PGA設計代碼的質量對

整個FPGA系統(tǒng)的性能穩(wěn)定可靠至關重要。目前在武器裝備領域很多FPGA產(chǎn)品

的軟件驗證和研制過程控制滯后于其應用增長的速度，測試不充分和過程管理

不嚴格已成為FPGA軟件發(fā)展的瓶頸。本文針對現(xiàn)階段FPGA軟件的發(fā)展狀況，

提出了針對軍用FPGA軟件的測試方法及測試類型。

2FPGA軟件驗證

2.1驗證過程V模型

軟件測試過程中，經(jīng)典模型是PaulRook在20世紀80年代后期提出了V模型，

旨在改進軟件開發(fā)的效率和效果。V模型中左邊每個開發(fā)活動都與右邊的測試

活動相對應，圖中的箭頭代表了時間方向。V模型主要傳遞了如下信息：需

求、功能、設計和編碼的開發(fā)活動隨時間而進行，而相應的測試活動即針對需

求、功能、設計和編碼的測試，其開展的次序則正好相反。V模型揭示了軟件

測試活動分層和分階段的本質特征，但該模型也存在一定的局限性，容易讓人

形成“測試是開發(fā)之后的一個階段”、“測試的對象是程序”等的誤解，實際

應用中容易導致需求階段隱藏的錯誤一直到最后驗收測試時才被發(fā)現(xiàn)，造成軟

件維護難度大、成本高等問題。

2.2FPGA軟件驗證模型

FPGA軟件驗證目的是驗證FPGA軟件是否滿足研制任務書、需求規(guī)格說明、設

計說明等所規(guī)定的要求，發(fā)現(xiàn)可編程邏輯器件軟件錯誤，為可編程邏輯器件軟

件產(chǎn)品質量的評價提供依據(jù)。經(jīng)過大量實踐證明，F(xiàn)PGA開發(fā)流程具體分為設計

輸入、功能仿真、綜合布局布線、時序仿真、生成并下載BIT或PROM文件進行

板級驗證等五個階段。根據(jù)FPGA設計流程和FPGA系統(tǒng)特點，針對V模型的不

足，基于Evolutif公司的W模型，建立適用于FPGA軟件測試的W模型:

W模型是V模型自然而然的發(fā)展，它強調測試伴隨整個軟件的開發(fā)周期，而且

測試的對象不僅僅是程序，需求、功能和設計同樣要測試。這樣只要有相應的

開發(fā)活動完成，就可以執(zhí)行測試。也就是說測試與開發(fā)是同步進行的，這樣又

利于盡早發(fā)現(xiàn)錯誤。以需求為例，需求分析完成后就可以對需求進行相應的測

試及文檔審查，而不必等到最后才進行針對需求的驗收測試。

2.3FPGA軟件測試方法

FPGA軟件測試過程中，應根據(jù)研制任務書、需求規(guī)格說明、設計說明等文檔要

求，采用合理的測試方法，對可編程邏輯器件軟件單元、配置項、系統(tǒng)的功能

要求、性能要求、時序要求、接口要求、強度要求、余量要求、安全性要求、

邊界要求和功耗要求等開展測試。針對FPGA軟件的特點，F(xiàn)PGA軟件的主要測

試包括以下：

1）設計檢查：設計檢查是采用人工（包含工具輔助）的方法，對開發(fā)文檔及工

程文件等進行測試。

2）功能仿真：功能仿真是在不包含信號傳輸延時信息的條件下，用仿真方

法驗證設計的邏輯功能是否正確的過程。

3）門級仿真：門級仿真是針對邏輯綜合后網(wǎng)表文件開展的仿真測試。

4）時序仿真：時序仿真是針對布局布線之后的網(wǎng)表文件和標準延時格式文

件開展的仿真測試。

5）靜態(tài)時序分析：依據(jù)測試用例的要求，針對邏輯綜合或布局布線后的網(wǎng)表文

件和標準延時格式文件開展靜態(tài)時序分析。靜態(tài)時序分析針對FPGA設計綜合及

布局布線后生成的門級網(wǎng)表進行時序檢查，根據(jù)電路網(wǎng)表的拓撲檢查所有路徑的

時序特性，以較悲觀的方式預估電路的延遲時間，對不符合時序限制的分支電路

在分析報告中作為關鍵路徑，提醒設計者針對關鍵路徑進行分析和修改,確保所

有信號能夠準時到達，球證電路功能的正確性.

6）邏輯等效性檢查：依據(jù)測試用例的要求，對設計代碼、邏輯綜合后的網(wǎng)表文

件及布局布線后的網(wǎng)表文件開展邏輯等效性檢查。邏輯等效性臉證布局布線后

生成的網(wǎng)表與綜合前的RTL代碼的一致性，如果對于所有可能的相同輸入，其

輸出也相同，則證明兩者之間的邏輯是等效的。

7）實物測試：實物測試是將配置文件加載到真實的目標板中或經(jīng)過認可的

目標板中，向被測試可編程邏輯器件施加激勵，浦認輸出是否正確的過程。

3結束語

本文通過現(xiàn)階段FPGA軟件的發(fā)展現(xiàn)狀，分析了對FPGA軟件展開測試的必要性,

并分析了FPGA軟件的測試模型及測試方法。開展FPGA軟件的測試，應依據(jù)

FPGA設計流程和系統(tǒng)特點，參照軟件測試模型，根據(jù)不同階段不同工作產(chǎn)品進

行不同的測試。FPGA的測試應貫穿于整個FPGA設計開發(fā)周期。FPGA軟件開發(fā)

過程中應進行整體規(guī)劃并有效實施，F(xiàn)PGA軟件測試中的各項活動應與其設計開

發(fā)過程各個階段的活動相對應，應盡可能將各階段產(chǎn)生的缺陷在該階段發(fā)現(xiàn)和

消除，不斷提高FPGA軟件的開發(fā)效率和可靠性，最終提高FPGA軟件產(chǎn)品質量,

確保顧客滿意度。

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