1第11章門電路和組合邏輯電路11.1數(shù)制與碼制11.2邏輯代數(shù)基礎11.3邏輯函數(shù)化簡11.4門電路11.5組合邏輯電路分析與設計11.6常用組合邏輯部件11.7拓展-數(shù)據(jù)選擇器與比較器2本章要求：

1.理解常用計數(shù)制及相互轉換;2.掌握常用的邏輯運算及邏輯符號\真值表

3.理解代數(shù)化簡與卡諾圖化簡的方法

4.會使用常用的集成邏輯門電路

5.掌握組合邏輯的分析方法

6.掌握編碼器\譯碼器等電路的符號\邏輯真值表.3案例導入：

411.1數(shù)制與碼制11.1.1常用的計數(shù)制數(shù)制即計數(shù)的方法。在我們的日常生活中，最常用的是十進制。數(shù)字電路中采用的數(shù)制有二進制、八進制、十六進制等。

1.十進制十進制是最常用的數(shù)制。在十進制數(shù)中有0～9這10個數(shù)碼，任何一個十進制數(shù)均用這10個數(shù)碼來表示。計數(shù)時以10為基數(shù)，逢十進一，同一數(shù)碼在不同位置上表示的數(shù)值不同。例如：

9999=9×103＋9×102＋9×101＋9×100

5其中，100、101、102、103稱為十進制各位的“權”。對于任意一個十進制整數(shù)M，可用下式來表示：

M=±（an×10n-1＋an-1×10n-2＋…+a2×101＋a1×100）上式中a1、a2、…、an-1、an為各位的十進制數(shù)碼。

2.二進制

在數(shù)字電路中廣泛應用的是二進制。在二進制數(shù)中，只有“0”和“1”兩個數(shù)碼，計數(shù)時以2為基數(shù)，逢二進一，即1+1=10，同一數(shù)碼在不同位置所表示的數(shù)值是不同的。對于任何一個二進制整數(shù)N，可用下式表示：

6

N=±（Kn×2n-1＋Kn-1×2n-2＋…+K2×21＋K1×20）3、十六進制

為了與十進制區(qū)別，規(guī)定十六進制數(shù)通常在末尾加字母H，例如28H、5678H等。

例如：（1011）2=1×23＋0×22＋1×21＋1×20

其中，20、21、22、23為二進制數(shù)各位的“權”。

十六進制數(shù)有16個數(shù)碼0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F，其中,A~F分別代表十進制的10~15，計數(shù)時，逢十六進一。

十六進制數(shù)各位的“權”從低位到高位依次是160、161、162…。例如，5C4H=5×162＋12×161＋4×160=（1476）10

7

可見，將十六進制數(shù)轉換為十進制數(shù)時，只要按“權”展開即可。要將十進制數(shù)轉換為十六進制數(shù)時，可先轉換為二進制數(shù)，再由二進制數(shù)轉換為十六進制數(shù)。例如:(29）10=（11101）2=（1D）1611.1.2數(shù)制之間轉換1、非十進制數(shù)轉換為十進制數(shù)——按權相加法

例如將下列數(shù)據(jù)轉換成相應的十進制形式。（1101）2=1×23＋1×22＋0×21＋1×20=8+4+0+1=（13）10

（137）8=1×82＋3×81＋7×80=64+24+7=（95）10

(C3.A)8=12×161+3×16+10×16-1=192+24+7=(195.625)1082、十進制數(shù)轉換為其它進制

例如，將十進制數(shù)367轉換為十六進制數(shù)。方法：除16取余倒置，即得十六進制數(shù)。高位29

2

1

2

14

107

2

3

2

11低位

換算結果為:（29）10=（11101）2。例如，將十進制數(shù)29轉換為二進制數(shù)。方法：除2取余倒置，即得二進制數(shù)。

換算結果為:（367)10=（16F）16。高位367

16

16

22

F61

16

1低位0

9

由以上可以看出：把十進制整數(shù)轉換為二進制整數(shù)時，可將十進制數(shù)連續(xù)除2，直到商為0，每次所得余數(shù)就依次是二進制由低位到高位的各位數(shù)字。

把十進制整數(shù)轉換為十六進制整數(shù)時，可將十進制數(shù)連續(xù)除16，直到商為0，每次所得余數(shù)就依次是十六進制由低位到高位的各位數(shù)字。

把十進制整數(shù)轉換為八進制整數(shù)時，可將十進制數(shù)連續(xù)除８，直到商為0，每次所得余數(shù)就依次是八進制由低位到高位的各位數(shù)字。

例如，將十進制數(shù)357轉換為八進制數(shù)。方法：除8取余倒置，即得八進制數(shù)。

換算結果為:（357)10=（545）8。10

三種數(shù)制的數(shù)值比較：十進制數(shù)0123456789101112131415二進制數(shù)01101110010111011110001001101010111100110111101111十六進制數(shù)0123456789ABCDEF1111.1.3編碼

用數(shù)字或某種文字符號來表示某一對象和信號的過程叫編碼。在數(shù)字電路中，十進制編碼或某種文字符號難于實現(xiàn)，一般采用四位二進制數(shù)碼來表示一位十進制數(shù)碼，這種方法稱為二—十進制編碼，即BCD碼。由于這種編碼的四位數(shù)碼從左到右各位對應值分別為23、22、21、20，即8、4、2、1，所以BCD碼也叫8421碼，其對應關系如下：

十進制數(shù)01234567898421（BCD碼)000000010010001101000101011001111000100112

例如，一個十進制數(shù)369可用8421碼表示為：十進制數(shù)：369BCD碼：001101101001

除此之外，還有一些其它編碼方式，如5421碼、2421碼、631-1等，這里不再介紹。

1311.2邏輯代數(shù)基礎11.2.1基本邏輯與復合邏輯1、基本邏輯與、或、非1）邏輯與

只有當決定事物結果的所有條件全部具備時，結果才會發(fā)生，這種邏輯關系稱為與邏輯關系。與邏輯模型。如下圖所示,A、Ｂ是兩個串聯(lián)開關，Ｙ是燈，如果用二值量中的1來表示燈亮和開關閉合，用0表示燈滅和開關開，則可得到如表所示的與邏輯真值表。ABY000010100111YABE真值表142）邏輯或符號ABF＆當決定事物結果的幾個條件中，只要有一個或一個以上條件得到滿足，結果就會發(fā)生，這種邏輯關系稱為或邏輯?；蜻壿嬆Ｐ碗娐啡鐖D所示。其邏輯符號及時序圖如圖所示：ABY000011101111YABE真值表表達式：F＝A·B15真值表如上表所示?；蜻\算也稱“邏輯加”?；蜻\算的邏輯表達式為:F=A+B

或邏輯運算的規(guī)律為：有１得１，全０得０?；蜻壿嫷倪壿嫹柸鐖D所示。

符號≥1ABF3）邏輯非在事件中，結果總是和條件呈相反狀態(tài)，這種邏輯關系稱為非邏輯。非邏輯的模型電路如圖所示。

EAＦ16真值表符號1ABF非運算也稱“反運算”。非運算的邏輯表達式為

Y=A運算的規(guī)律為：０變１，１變０，即“始終相反”。邏輯符號如圖1.7所示。AY01102、“與非”“或非”“與或非”“異或”“同或”等復合邏輯1）與非邏輯＆ABF符號ABY001011101110真值表表達式：

F＝A·B

17≥1ABF符號ABY001011101110真值表表達式：2）或非邏輯F＝A+B

3）與或非邏輯F=AB+CD表達式：≥1AC＆BDF符號4）異或邏輯、同或邏輯符號ABF=1ABF=1F＝A○B(yǎng)

+＝AB+ABF＝A○B(yǎng)

·＝AB+ABABF1異或F2同或0001101101101001真值表1811.2.2邏輯函數(shù)的表示1、真值表ABCF00000101001110010111011101011010

將輸入變量所有的取值下對應的輸出值找出來，列成表格，即得真值表。

例如三人表決事件中，根據(jù)少數(shù)服從多數(shù)原則，有二人或二人以上同意時事件結果通過，否則不通過。按同意為１，不同意為０，事件通過為１，不通過為０，則可列真值表如右所示。

192、邏輯函數(shù)式

在真值表中找出那些為1的變量的組合，變量為１寫成原變量，為0寫成反變量；對應使函數(shù)為1的每一種組合可以寫出一個乘積項，將這些乘積項相加，即可得與或關系式。

例如三人表決事件中，根據(jù)上述表格可列出邏輯函數(shù)表達式

3、邏輯圖

用邏輯符號表示單元電路或組合邏輯部件。例如三人表決器經(jīng)化簡后為

三人表決器邏輯圖＆＆＆＆ACBF2011.2.3邏輯代數(shù)的基本規(guī)律邏輯代數(shù)的基本公式和定理（1）1-0律（2）

還原律

（3）

同一律

A·A=A

A+A=A（4）

交換律

A·B=B·A A+B=B+A21（5）

結合律

(A·B)·C=A·(B·C)

(A+B)+C=A+(B+C)

（6）

分配律

A·(B+C)=A·B+A·C A+B·C=(A+B)(A+C)

（7）

反演律

（8）

吸收律

22(9)附加律

上列公式都可以用分別列出等式兩邊的真值表來證明其正確性。

上述反演律（又叫德·摩根定律）在進行邏輯函數(shù)表達式的轉換和求邏輯函數(shù)的反函數(shù)時十分有用，應予靈活掌握。通過反演律也可以證明反演規(guī)則:設 由反演律得 ，等式兩邊分別求反，得 。2311.3邏輯函數(shù)化簡11.3.1邏輯函數(shù)的代數(shù)化簡法例11-7用并項法化簡邏輯函數(shù)：

解：例11-8

用并項法化簡邏輯函數(shù)：

2、吸收法（利用A+AB=A等公式）解：1、并項法（利用A+A=1等公式）243、消去法例11-9

用消去法化簡：

例11-10用并項法化簡函數(shù)：

4、配項法解：解：利用Ａ=Ａ+Ａ,Ａ=Ａ(Ｂ+Ｂ)擴展與其它項組合化簡。利用A+AB=A+B及多余項消去多余因子。2511.3.2邏輯函數(shù)的卡諾圖化簡法1、最小項及其性質(zhì)

(1)最小項的概念：對于n個變量，如果P是一個含有n個因子的乘積項，在P中每一個變量都以原變量或反變量的形式作為一個因子出現(xiàn)一次，且僅出現(xiàn)一次，則稱P為n個變量的一個最小項。n個變量共有2n個最小項。

3個變量有8種取值組合，即000、001、010、011、100、101、110、111；相應的乘積項也有8個，即 。這8個乘積項都有3個因子；每一個變量都以原變量或者反變量的形式作為一個因子出現(xiàn)一次，且僅出現(xiàn)一次，我們把這8個乘積項稱為3個變量A、B、C的最小項。26表三變量最小項的真值表

(2)最小項的性質(zhì)：

最小項的性質(zhì)為：①每一個最小項對應了一組變量取值，②而任意一個最小項只有對應的那一組變量取值組合使其值為1；③任意兩個最小項的積恒為0；④全體最小項之和恒為1。

272、卡諾圖的構成

把所有組成邏輯函數(shù)的邏輯變量的最小項用小方格的形式表示出來即可得到邏輯變量的卡諾圖。圖(a)(b)(c)分別為三變量、四變量和五變量的卡諾圖。變量卡諾圖的畫法是：（1)n個變量的卡諾圖由2n個小方格組成，每個小方格對應著n個變量的一個最小項。AB0101ABCm0m0m0m1m1m1m2m2m2m3m3m3m4m4m5m5m6m6m7m7m8m9m11m10m12m13m14m15ABCABCABCABCABCABCABCABCABCBCAABCD0001111000010111111110101001000110二變量卡諾圖三變量卡諾圖四變量卡諾圖2811.3.3邏輯函數(shù)的卡諾圖表示法

如果給出的是邏輯函數(shù)的標準與或式——最小項表達式，只要在變量卡諾圖上找到函數(shù)表達式所包括的全部最小項對應的小方格，并填上1，其余的小方格填0，即可得函數(shù)的卡諾圖。例如，函數(shù)表達式為

即

只要在四變量卡諾圖中最小項m5、m6、m10、m11、m14、m15對應的小方格中填1，其余填0，即可得Y的卡諾圖。0000011000110011ABCD0001111001111029

如果給出的是非標準“與或”表達式，可先利用Ａ+Ａ=1將函數(shù)變換成變換為標準與或式，即可根據(jù)上述方法畫出邏輯函數(shù)的卡諾圖。也可由邏輯函數(shù)的一般與或表達式直接畫出卡諾圖，即在變量卡諾圖中，把與或表達式中每一個乘積項所包含的那些最小項（該乘積項就是這些最小項的公因子）處都填上1，其余的填上0，即可得函數(shù)的卡諾圖。

例如：畫出函數(shù) 的卡諾圖。

式中:

3011.3.4用卡諾圖化簡邏輯函數(shù)

用卡諾圖化簡法求函數(shù)最簡與或表達式的一般步驟如下:

（1）畫出函數(shù)的卡諾圖。（2）對相鄰最小項進行分組合并。（3）寫出最簡與或表達式。

用卡諾圖化簡法求函數(shù)最簡與或表達式的原則如下:

（1）每個值為1的方格至少被圈一次。當某個方格被圈多于一次時，相當于對這個最小項使用同一律A+A=A，并不改變函數(shù)的值。

（2）每個圈中至少有一個1方格是其余所有圈中不包含的。如果一個圈中的任何一個1方格都出現(xiàn)在別的圈中，則這個圈就是多余的。31

（3）任一圈中都不能包含取值為0的方格。（4）圈的個數(shù)越少越好。圈的個數(shù)越少，得到的與項就越少。（5）圈越大越好。圈越大，消去的變量越多，所得與項包含的因子就越少。每個圈中包含的1方格的個數(shù)必須是2的整數(shù)次方。

例：用圖形法化簡數(shù)，寫出其最簡與或表達式。

解:首先將函數(shù)F轉換為一般與或表達式:

并畫出函數(shù)F的卡諾圖，如圖所示。320000110D110BC11ABCD00011110011110001111

然后，對卡諾圖中相鄰的最小項進行分組合并。將中間兩列的八個最小項圈在一起。該圈包含八個最小項，將消去三個變量，只剩下取值不變的變量D。由于在該圈中，D的值為1，因此合并的結果為D。另將上下兩行右邊各兩個最小項圈在一起。該圈包含四個最小項，將消去兩個變量，剩下取值不變的變量B和C。由于在該圈中，B的值為0，C的值為1，因此合并的結果為BC。編號3和11的最小項被圈過兩次，目的是得到更簡單的結果。函數(shù)Ｆ的卡諾圖33在最小項合并的其它幾種情況：343536例11-11:用圖形法化簡數(shù)，寫出其最簡與或表達式。

解：畫出函數(shù)F的卡諾圖，如圖所示。１１１１BCA0001111001ＢＣＡＢＡＣ可化簡為例11-12：用圖形法化簡數(shù)F1、F2，寫出其最簡與或表達式。3711111ABCD00011110011110001011110111ABCD00011110011110001111解：用卡諾圖表示出相應的F1、F2，根據(jù)合并相鄰原則可化簡為：F1函數(shù)卡諾圖化簡F2函數(shù)卡諾圖化簡38例：用圖形法化簡有約束項的邏輯函數(shù)。11×11ABCD00011110011110001×F函數(shù)卡諾圖化簡××約束項：在一些函數(shù)中，工程的實際問題時，有些僅與一部分有關，與另一部分無關，這些項在化簡中既可視為0，也可視為1.3911.4門電路一、與門1、電路ABF+12V0V+3V2、工作原理當VA=VB=+3V，D1、D2均導通，VF=VA+VD=3.7V當VA=+3V，VB=0V,D2優(yōu)先通，VF=VD=0.7V當VA=０V，VB=+1先通，VF=VD=0.7V當VA=VB=0V，均導通，VF=0.7V符號ABF＆由此可見，見0出0，全1出1”ABY000010100111真值表11.4.1分立元件電路40二、或門1、電路2、工作原理符號ABF≥1當VA=VB=0V，D1、D2均導通，VF=VA+VD=0.7V當VA=3V、VB=0V，D1優(yōu)先導通，VF=VA+VD=3.7V當VA=0V、VB=3V，D2優(yōu)先導通，VF=VB+VD=3.7VABF-12V0V+3VD1D2當VA=3V、VB=3V，均導通，VF=VB+VD=3.7VABY000011101111由此可見，見1出1，全0出0”真值表41二、或門1、電路2、工作原理符號ABF1當VA=0V，T處于截止狀態(tài)，VF=VCC=5VAY0011由此可見，輸入高電平，輸出低電平；真值表F0V+3V-5V+5V當VA=3V，T處于導通狀態(tài)，VF=VCES=0.3V輸入低電平，輸出高電平。4211.4.2集成門電路一、典型TTL與非門電路FT1+5VT2T3T4T5ABC1、電路的組成輸入級中間級輸出級T1等效電路43

上圖電路可分解為3個組成部分：（1）由多發(fā)射極晶體管V1和電阻R1組成輸入級，實現(xiàn)“與”邏輯功能。（2）由晶體管V2和電阻R2、R3組成中間級，其主要作用是從V2管的集電極和發(fā)射極同時輸出兩個相位相反的信號，分別驅(qū)動V3、V5。（3）由晶體管V3、V4、V5和電阻R4、R5組成輸出級。V5是個反相器，V3、V4組成復合管構成一個射極跟隨器，作為V5管的有源負載，這種輸出通常稱之為推拉式輸出或圖騰輸出電路，具有很小的輸出電阻，帶負載能力較強。44

當輸入信號A、B、C全部為高電平（3.6V）時的工作情況如圖（a）所示，這時，輸出管V5處于飽和導通狀態(tài)，因而輸出為低電平（0.3V）。一般稱此為導通狀態(tài)或開門狀態(tài)（簡稱開態(tài)）。當輸入信號A、B、C中至少有一個為低電平（0.3V）時的工作情況如圖（b）所示，這時，輸出高電平（3.6V）。由于在此狀態(tài)下輸出管V5截止，故稱為截止狀態(tài)或關門狀態(tài)（簡稱關態(tài)）。2、TTL電路工作原理由此可見：實現(xiàn)“見0出１、全1出0”的邏輯功能。符號ABF＆45

典型TTL與非門的工作情況（a）輸入全為高電平;（b）輸入有低電平

463、TTL電路傳輸特性47

(1)電壓傳輸特性：是描述空載條件下輸出電壓與輸入電壓之間對應關系的曲線。

上述TTL正與非門的電壓傳輸特性如圖所示，一般將電壓傳輸特性分為AB段（截止區(qū)）、BC段（線性區(qū)）、CD段（過渡區(qū)）和DE段（飽和區(qū)）四個區(qū)段。由圖可見，輸出的高電平UOH=3.6V，輸出的低電平UOL=0.3V。為確保門電路的正常工作，通常規(guī)定輸出高電平的下限值UOHmin＝2.4V，輸出低電平的上限值UOLmax=0.4V。根據(jù)這兩個值可以從電壓傳輸特性上查出相對應的UILmax和UIHmin。當Ui＜UILmax時，電路輸出高電平,處于關門狀態(tài),因此UILmax也稱為關門電平UOFF;

當Ui＞UIHmin時，電路則輸出低電平,處于開門狀態(tài),因此UIHmin也稱為開門電平UON。電壓傳輸特性中CD段的中點所對應的輸入電壓叫閾值電壓UT（或門檻電壓），UT=1.4V。48二、其它類型TTL與非門電路FT1+5VT2T5ABC1、OC門符號ABF＆OC門電路ABF0＆ABF1＆ABF2＆FF=F1×F2×F3OC門電路應用OC門電路符號492、三態(tài)門電路FT1+5VT2T3T4T5ABC符號ABF＆A1B1＆A2B2＆B3＆A3BUSTTS門電路TTS門電路符號TTS門電路應用···5011.4.3CMOS門電路1、非門電路的組成工作原理當VA=10V，T2處于導通狀態(tài)，T1截止，VF=VDS=0.3VT1T2FA當VA=0V，T1處于導通狀態(tài)，T2截止，VF=10V由此可見：實現(xiàn)“輸入0出１、輸入1出0”的邏輯功能。符號ABF151F＝AB2、CMOS與非門電路的組成T1T1符號ABF＆ABVDD與非門電路52Ｂ3、CMOS或非門電路的組成符號ABF≥1或非門電路T2T2AＦ=A+BVDD534、CMOS傳輸門TGC=1，則開關相當于導通；C=0，則開關相當于截止。CCui\u0u0\ui5411.5組合邏輯電路的分析與設計數(shù)字電路用于對數(shù)字量信息進行傳送、運算、變換、比較、存儲等操作。按邏輯功能的特點不同，可以把數(shù)字電路分成兩類：組合邏輯電路（簡稱組合電路）和時序邏輯電路（簡稱時序電路）。組合邏輯電路（CombinationalLogicCircuit）的功能特點是：電路在任意時刻的輸出狀態(tài)，僅決定于該時刻輸入狀態(tài)的組合，而與電路原先的狀態(tài)無關，也就是說沒有記憶功能。它在電路結構上的特點是由門電路組成的。

5511.5.1組合邏輯電路分析一般組合邏輯電路的分析方法工程上經(jīng)常會遇到“讀圖”問題，組合邏輯電路的分析就是組合邏輯電路的“讀圖”，即從給定的邏輯電路圖中找出電路輸入變量和輸出變量之間的邏輯關系，進行邏輯功能分析。組合電路分析的一般步驟如下：（1）根據(jù)邏輯圖從輸入到輸出逐級寫邏輯表達式，直至寫出輸出端的邏輯函數(shù)表達式。

（2）

用公式法或卡諾圖法化簡輸出端邏輯函數(shù)表達式，需要時化為最簡式。

56

（3）根據(jù)化簡后的邏輯表達式列真值表，即將各種可能的輸入狀態(tài)組合代入簡化了的表達式中進行計算，求出真值表。（4）功能評述。根據(jù)真值表或函數(shù)表達式，概括出對電路邏輯功能的文字描述，并對原電路的設計進行評論，或者提出改進意見。

57F2＆=1=1＆＆BACF1例11-12

分析圖所示電路的邏輯功能。

解

:（1）

逐級寫邏輯表達式：

F2可化簡為：

58（3）真值表如表示。

表例13-1的真值表

ABCF1F20000000110010100110110010101011100111111

(4)邏輯功能分析。由此可知電路的邏輯功能為：P1為A、B、C的異或邏輯函數(shù)；而A、B、C三變量中，只要有任意兩變量同時為1，P2即等于1。原電路是用異或門和與非門實現(xiàn)的，帶負載能力較強。

59例分析圖所示電路的邏輯功能。

解

:（1）

逐級寫邏輯表達式：

F可化簡為：

P1＆＆＆＆·ABCBCAFP1P2P4P3≥160（3）真值表如表示。

表例13-1的真值表

ABCF100010010010001101000101011001111

(4)邏輯功能分析。由此可知電路的邏輯功能為：當ABC三者輸入一致時，Ｆ為1；當ＡＢＣ不相同時，則輸出為0。因此該電路判別“不一致電路”。

6111.5.2組合邏輯電路設計組合邏輯電路設計的一般步驟如下：（1）分析實際問題對邏輯功能的要求，設定輸入變量和輸出變量，對它們進行狀態(tài)賦值（即規(guī)定輸入、輸出變量的0、1兩種邏輯狀態(tài)的具體含意）。（2）根據(jù)邏輯功能列真值表。（3）根據(jù)真值表寫出輸出函數(shù)的邏輯表達式，可借助卡諾圖法或公式法化簡成最簡與或表達式，并且轉換成命題所要求的邏輯函數(shù)表達式。（4）根據(jù)表達式畫邏輯圖，或者選擇合適的MSI器件、可編程邏輯器件來實現(xiàn)。62例11-13

設計一個三人表決器電路，以表決某一提案是否通過。如多數(shù)贊成，則提案通過，以提示燈亮表示，反之則指示燈不亮。解

:由設計要求可將三個參加表決的人作為輸入變量Ａ、Ｂ、Ｃ，且當某人贊成票為１、指示燈亮為１，否則為０，由此列出真值表。表真值表

ABCF10000001001000111100010111101111163或由真值表列出邏輯表達式：可化簡或變換為：或＆＆＆ABCF＆C≥1＆AＢ＆Ｆ≥1畫出相應的邏輯圖如下所示6411.6基本組合邏輯部件11.6.1編碼器所謂編碼就是將特定含義的輸入信號（文字、數(shù)字符號）轉換成二進制代碼的過程。實現(xiàn)編碼操作的數(shù)字電路稱為編碼器。按照編碼方式不同，編碼器可分為普通編碼器和優(yōu)先編碼器;按照輸出代碼種類的不同，可分為二進制編碼器和非二進制編碼器。例如設計一個對Y0～Y7等8個信號進行二進制編碼的電路，要求用與非門實現(xiàn)。此處，要編碼的信號m=8，根據(jù)2n≥m的關系可知n=3，即編碼器要輸出3位二進制代碼，設用A、B、C1、普通編碼器65因為8個被編碼信號Y0～Y7中每次只能輸入一個信號（編碼器每次只對一個信號編碼），所以可列出Y0～Y7與A、B、C邏輯關系的簡化真值表即編碼表，如表所示。

編碼輸入編碼輸出ABCI0000I1001I2010I3011I4100I5101I6110I7111由編碼表可得A、B、C的邏輯表達式為

66題目要求用與非門實現(xiàn)，因此將上述與或式轉換成與非表達式，即

由此可畫出邏輯圖，如下圖所示。圖中隱含Y0的編碼，當Y1～Y7均為0時，輸出的是對Y0的編碼000。

67圖8線—3線編碼器邏輯圖

I7I6I5I4I3I2I1682、優(yōu)先編碼器

優(yōu)先編碼器是當多個輸入端同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼。例如電話室有三種電話，按由高到低優(yōu)先級排序依次是火警電話，急救電話，工作電話，要求電話編碼依次為00、01、10。試設計電話編碼控制電路。（１）根據(jù)題意知，同一時間電話室只能處理一部電話，假如用A、B、C分別代表火警、急救、工作三種電話，設電話鈴響用1表示，鈴沒響用0表示。當優(yōu)先級別高的信號有效時，低級別的則不起作用，這時用×表示；用Y1,Y2表示輸出編碼。

69(2)列真值表:真值表如表所示。

輸入

輸出ABCY1Y21××01×001000110（３）寫邏輯表達式1AＢY11＆＆Y2C（４）畫優(yōu)先編碼器邏輯圖如圖所示。70集成編碼器10線-4線集成優(yōu)先編碼器常見型號為54/74147、54/74LS147，8線-3線常見型號為54/74148、54/74LS148。1）.優(yōu)先編碼器74LS14874LS148是8線-3線優(yōu)先編碼器,如圖所示。圖中,I0～I7為輸入信號端,是使能輸入端,～是三個輸出端,和是用于擴展功能的輸出端。74LS148的功能如表所示。7174LS148引腳圖72表優(yōu)先編碼器74LS148的功能表輸入是能斷

輸入輸出擴展輸出使能輸出1000000000××××××××111111110×××××××10××××××110×××××1110××××11110×××111110××1111110×111111101111110000010100111001011101111100000000101111111173

在表中，輸入I0～I7低電平有效，I7為最高優(yōu)先級，I0為最低優(yōu)先級。即只要=0，不管其他輸入端是0還是1，輸出只對I7編碼，且對應的輸出為反碼有效，=000。為使能輸入端,只有=0時編碼器工作,=1時編碼器不工作。為使能輸出端。當=0允許工作時，如果～端有信號輸入,=1;若～無信號輸入時，=0。為擴展輸出端，當=0時，只要有編碼信號，就是低電平。742）.優(yōu)先編碼器74LS148的擴展用74LS148優(yōu)先編碼器可以多級連接進行擴展功能,如用兩塊74LS148可以擴展成為一個16線4線優(yōu)先編碼器,如圖所示。

16線4線優(yōu)先編碼器75

根據(jù)圖3.10進行分析可以看出,高位片S1=0允許對輸入I8

～I15編碼，YS1=1，S2=1，則高位片編碼，低位片禁止編碼。但若I8～I15都是高電平，即均無編碼請求，則YS1=0允許低位片對輸入I0～I7編碼。顯然，高位片的編碼級別優(yōu)先于低位片。

3）.優(yōu)先編碼器74LS148的應用

74LS148編碼器的應用是非常廣泛的。例如，常用計算機鍵盤，其內(nèi)部就是一個字符編碼器。它將鍵盤的大、小寫英文字母和數(shù)字及符號還包括一些功能鍵（回車、空格）等編成一系列的七位二進制數(shù)碼，送到計算機的中央處理單元CPU，然后再進行處理、存儲、輸出76到顯示器或打印機上。還可以用74LS148編碼器監(jiān)控爐罐的溫度，若其中任何一個爐溫超過標準溫度或低于標準溫度，則檢測傳感器輸出一個0電平到74LS148編碼器的輸入端，編碼器編碼后輸出三位二進制代碼到微處理器進行控制。7711.6.2譯碼器及譯碼顯示電路

譯碼是編碼的逆過程，即將每一組輸入二進制代碼“翻譯”成為一個特定的輸出信號。實現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。譯碼器分為變量譯碼器和顯示譯碼器。變量譯碼器有二進制譯碼器和非二進制譯碼器。顯示譯碼器按顯示材料分為熒光、發(fā)光二極管譯碼器、液晶顯示譯碼器;按顯示內(nèi)容分為文字、數(shù)字、符號譯碼器。1、譯碼器1）、二進制譯碼器（也叫最小項譯碼器）78根據(jù)表達式對應的邏輯電路如下圖示：7974LS138譯碼器功能表輸入

輸出E1A2A1A0×10×010101010101010××××××0000010100111000111011111111111111111111111101111110111110111111011111011111101111101111110111111180圖74LS138符號圖和管腳圖符號圖管腳圖2）、譯碼器的擴展用兩片74LS138實現(xiàn)一個4線[CD*2]16線譯碼器。利用譯碼器的使能端作為高位輸入端如圖所示，當A3=0時,由表可知，低位片74LS138工作，對輸入A3、81

A2、A1、A0進行譯碼，還原出Y0～Y7,則高位禁止工作；當A3=1時，高位片74LS138工作，還原出Y8～Y15，而低位片禁止工作。

74LS138擴展4-16線譯碼器823）、譯碼器的應用每個輸出端都表示一個最小項，利用這個特點，可以實現(xiàn)邏輯函數(shù)。

例：用一個3-8線譯碼器實現(xiàn)函數(shù)解：如真值表所示，當E1接+5V,E2A和E2B接地時。得到對應個輸入端的輸出Y：

若將A、B、C分別代替A2、A1、A0,則可得到函數(shù)：83

可見，用3-8線譯碼器再加上一個與非門就可實現(xiàn)函數(shù)Y，其邏輯圖如圖所示.84２顯示譯碼器

顯示譯碼器常見的是數(shù)字顯示電路,它通常由譯碼器、驅(qū)動器和顯示器等部分組成。

1)顯示器件數(shù)碼顯示器按顯示方式有分段式、字形重疊式、點陣式。其中，七段顯示器應用最普遍。圖(a)所示的半導體發(fā)光二極管顯示器是數(shù)字電路中使用最多的顯示器，它有共陽極和共陰極兩種接法。共陽極接法(圖(c))是各發(fā)光二極管陽極相接，對應極接低電平時亮。圖(b)所示為發(fā)光二極管的共陰極接法，共陰極接法是各發(fā)光二極管的陰極相接，對應極接高電平時亮。85

(c)共陽級接線圖

（a）管腳排列圖

(b)共陰極接線圖

862）集成電路74LS48如圖為顯示譯碼器74LS48的管腳排列圖，表所示為74LS48的邏輯功能表，它有三個輔助控制端74LS148邏輯符號及引腳圖

87表74LS48顯示譯碼器的功能表數(shù)字

輸入

輸出字型十進制A3A2A1A0abcdefg012345678911111111111×××××××××00000000110000111100001100110001010101011111111111101101011111111001111101111111101101101010100010101000111011001111101188續(xù)表（2）數(shù)字

輸入

輸出字型十進制A3A2A1

A0abcdefg

滅燈滅零試燈111111×10×××××××0×111111×0×001111×0×110011×0×010101×0×1111110010001000010010000010100000010100000011000100010011100011111100018911.6.3加法器

半加器是只考慮兩個加數(shù)本身，而不考慮來自低位進位的邏輯電路。1）、半加器ABSC0001101100101001

由真值表寫邏輯表達式：S=C=AB

設計一位二進制半加器,輸入變量有兩個，分別為加數(shù)A和被加數(shù)B;輸出也有兩個，分別為和數(shù)S和進位C。列真值表如表所示。90

全加器是完成兩個二進制數(shù)Ai和Bi及相鄰低位的進位Ci-1相加的邏輯電路。設計一個全加器，Ａi和Ｂi分別是被加數(shù)和加數(shù)，Ｃi-1為相鄰低位的進位，Ｓi為本位的和，Ｃi為本位的進位。全加器的真值表如表所示。2）、全加器輸入輸出AiBiCi-1SiCi00000

10100111001011101110010100110010111

由真值表寫出邏輯表達式:91

圖是全加器的邏輯圖和邏輯符號。在圖的邏輯符號中，CI是進位輸入端，CO是進位輸出端。

（a）全加器邏輯電路圖

(b)全加器符號圖

92四位串行進位加法器多位加法器多位數(shù)相加時，要考慮進位,進位的方式有串行進位和超前進位兩種?？梢圆捎萌悠鞑⑿邢嗉哟羞M位的方式來完成，圖是一個四位串行進位加法器。9311.7拓展-數(shù)據(jù)選擇器和比較器11.7.1、數(shù)據(jù)選擇器數(shù)據(jù)選擇器按要求從多路輸入選擇一路輸出，根據(jù)輸入端的個數(shù)分為四選一、八選一等等。其功能如圖所示的單刀多擲開關。

數(shù)據(jù)選擇器示意圖

94&≥1111A0A1ED1D0D2D3Y四選一A1A0ED0D1D2D3(Y

（a）全加器邏輯電路圖

(b)全加器符號圖

由圖可寫出四選一數(shù)據(jù)選擇器輸出邏輯表達式：使能端E=0時工作地址端供選擇的輸入信號端95

輸出A1A2Y1××00000101

00110D0D1D2D3

1).集成數(shù)據(jù)選擇器電路

74LS151是一種典型的集成電路數(shù)據(jù)選擇器。如圖所示是74LS151的管腳排列圖。它有三個地址端A2A1A0?？蛇x擇D0～D7八個數(shù)據(jù)，具有兩個互補輸出端W和。其功能如表所示。由邏輯表達式可列出功能表如表所示。

96A2A1A0

W1×××0000000100100011010001010110011101D0

D1

D2D3D4D5D6D7

真值表

邏輯圖

9711.7.2.數(shù)據(jù)選擇器的擴展例：用兩片74LS151連接成一個十六選一的數(shù)據(jù)選解十六選一的數(shù)據(jù)選擇器的地址輸入端有四位，最高位A3的輸入可以由兩片八選一數(shù)據(jù)選擇器的使能端接非門來實現(xiàn)，低三位地址輸入端由兩片74LS151的地址輸入端相連而成，連接圖如圖示。當A3=0時,由表知,低位片4LS151工作,根據(jù)地址控制信號A3A2A1A0選擇數(shù)據(jù)D0～D7輸出；A3=1時,高位片工作,選擇D8～D15進行輸出。3、數(shù)據(jù)選擇器的應用

利用數(shù)據(jù)選擇器，當使能端有效時，將地址輸入、數(shù)據(jù)輸入代替邏輯函數(shù)中的變量實現(xiàn)邏輯函數(shù)。9899例試用八選一數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)

解把邏輯函數(shù)變換成最小項表達式：

100

八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達式為

若將式中A2、A1、A0用A、B、C來代替