2025年EDA期末考試試卷及答案一、單項(xiàng)選擇題（每題2分，共20分）1.以下關(guān)于硬件描述語(yǔ)言（HDL）的描述中，錯(cuò)誤的是（）。A.Verilog和VHDL均支持行為級(jí)、數(shù)據(jù)流和結(jié)構(gòu)級(jí)描述B.行為級(jí)描述側(cè)重“做什么”，結(jié)構(gòu)級(jí)描述側(cè)重“如何連接”C.綜合工具可將HDL代碼轉(zhuǎn)換為具體的門(mén)級(jí)網(wǎng)表D.所有HDL代碼經(jīng)綜合后均可映射到任意FPGA器件2.在數(shù)字邏輯設(shè)計(jì)中，“建立時(shí)間（SetupTime）”指的是（）。A.時(shí)鐘上升沿到來(lái)前，數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間B.時(shí)鐘上升沿到來(lái)后，數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間C.時(shí)鐘下降沿到來(lái)前，數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間D.時(shí)鐘下降沿到來(lái)后，數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間3.以下哪項(xiàng)不是邏輯綜合工具的核心功能？（）A.語(yǔ)法檢查與邏輯優(yōu)化B.門(mén)級(jí)網(wǎng)表生成C.時(shí)序約束驗(yàn)證D.版圖布局布線(xiàn)4.異步FIFO（FirstInFirstOut）設(shè)計(jì)的關(guān)鍵目的是（）。A.解決跨時(shí)鐘域數(shù)據(jù)傳輸?shù)膩喎€(wěn)態(tài)問(wèn)題B.提高同步電路的工作頻率C.減少組合邏輯的延遲D.實(shí)現(xiàn)數(shù)據(jù)的高速緩存5.以下Verilog代碼中，可能生成鎖存器（Latch）的是（）。A.always@(posedgeclk)beginif(en)q<=d;endB.always@()beginif(a)out=b;endC.always@(posedgeclk)beginq<=d;endD.always@()beginout=(a&b)|c;end6.在FPGA設(shè)計(jì)中，“時(shí)序收斂”指的是（）。A.所有時(shí)序路徑滿(mǎn)足建立時(shí)間和保持時(shí)間要求B.邏輯資源利用率達(dá)到100%C.時(shí)鐘頻率達(dá)到器件理論最大值D.仿真結(jié)果與功能需求完全一致7.以下關(guān)于狀態(tài)機(jī)設(shè)計(jì)的描述中，正確的是（）。A.摩爾（Moore）型狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)有關(guān)B.米利（Mealy）型狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)有關(guān)C.狀態(tài)編碼應(yīng)優(yōu)先選擇二進(jìn)制編碼以節(jié)省資源D.狀態(tài)機(jī)不需要考慮非法狀態(tài)的處理8.靜態(tài)時(shí)序分析（STA）與動(dòng)態(tài)仿真的主要區(qū)別是（）。A.STA基于所有可能的輸入向量驗(yàn)證時(shí)序，動(dòng)態(tài)仿真基于特定測(cè)試用例B.STA僅驗(yàn)證功能正確性，動(dòng)態(tài)仿真驗(yàn)證時(shí)序C.STA需要生成測(cè)試平臺(tái)，動(dòng)態(tài)仿真不需要D.STA適用于小規(guī)模設(shè)計(jì)，動(dòng)態(tài)仿真適用于大規(guī)模設(shè)計(jì)9.在RTL設(shè)計(jì)中，“乒乓操作”的主要作用是（）。A.實(shí)現(xiàn)數(shù)據(jù)的無(wú)縫緩沖，提高處理效率B.減少時(shí)鐘偏移的影響C.降低電源噪聲D.簡(jiǎn)化跨時(shí)鐘域設(shè)計(jì)10.以下哪項(xiàng)不屬于FPGA的典型應(yīng)用場(chǎng)景？（）A.高速數(shù)據(jù)采集與預(yù)處理B.通用CPU的指令執(zhí)行C.數(shù)字信號(hào)處理（DSP）加速D.原型驗(yàn)證二、填空題（每空1分，共15分）1.Verilog中，`always@(posedgeclkornegedgerst_n)`表示________觸發(fā)的復(fù)位邏輯；若`rst_n`為低電平時(shí)復(fù)位，該復(fù)位屬于________（同步/異步）復(fù)位。2.邏輯綜合的三個(gè)主要步驟是________、________和________。3.亞穩(wěn)態(tài)產(chǎn)生的根本原因是________，常用的解決方法是________（至少寫(xiě)一種）。4.FPGA的配置文件通常以________格式存儲(chǔ)，其功能是________。5.異步電路設(shè)計(jì)的主要缺點(diǎn)是________和________。6.在時(shí)序約束中，`set_clock_period`用于定義________，`set_input_delay`用于定義________。7.數(shù)字系統(tǒng)設(shè)計(jì)中，自頂向下（Top-Down）方法的核心是________。三、簡(jiǎn)答題（每題6分，共30分）1.比較Verilog行為級(jí)描述與結(jié)構(gòu)級(jí)描述的特點(diǎn)，并各舉一例。2.解釋“時(shí)序松弛（TimingSlack）”的概念，并說(shuō)明其正負(fù)值的含義。3.同步設(shè)計(jì)與異步設(shè)計(jì)的主要區(qū)別是什么？為什么現(xiàn)代數(shù)字系統(tǒng)多采用同步設(shè)計(jì)？4.組合邏輯電路中“競(jìng)爭(zhēng)-冒險(xiǎn)”現(xiàn)象是如何產(chǎn)生的？列舉兩種常用的消除方法。5.簡(jiǎn)述IP核（IntellectualPropertyCore）的分類(lèi)及其在EDA設(shè)計(jì)中的作用。四、分析設(shè)計(jì)題（共35分）1.（10分）設(shè)計(jì)一個(gè)模12同步計(jì)數(shù)器，要求：-同步復(fù)位（復(fù)位信號(hào)`rst_n`低有效）；-異步使能（使能信號(hào)`en`高有效）；-計(jì)數(shù)輸出`cnt`為4位二進(jìn)制數(shù)（0~11）；-當(dāng)計(jì)數(shù)到11時(shí)，產(chǎn)生一個(gè)周期的進(jìn)位信號(hào)`carry`（高有效）。要求：（1）給出VerilogRTL代碼；（2）設(shè)計(jì)測(cè)試平臺(tái)（Testbench），并說(shuō)明關(guān)鍵測(cè)試點(diǎn)。2.（8分）分析以下Verilog代碼中的問(wèn)題，并提出修改建議：```verilogmoduleexample(inputclk,inputa,b,outputregc);always@(posedgeclk)beginif(a)c<=b;endendmodule```3.（9分）設(shè)計(jì)一個(gè)跨時(shí)鐘域（CDC）的脈沖同步器，用于將源時(shí)鐘域（clk1）的窄脈沖信號(hào)`pulse_in`同步到目標(biāo)時(shí)鐘域（clk2）。要求：-避免亞穩(wěn)態(tài)；-輸出脈沖`pulse_out`在clk2域中為單周期高電平；-畫(huà)出簡(jiǎn)化的電路結(jié)構(gòu)圖，并給出關(guān)鍵信號(hào)的時(shí)序圖。4.（8分）基于FPGA設(shè)計(jì)一個(gè)UART發(fā)送模塊（8位數(shù)據(jù)位，1位停止位，無(wú)校驗(yàn)位），要求波特率可調(diào)（支持9600、19200、38400）。簡(jiǎn)要說(shuō)明：（1）狀態(tài)機(jī)設(shè)計(jì)（至少定義3個(gè)狀態(tài)）；（2）波特率生成的實(shí)現(xiàn)方法；（3）關(guān)鍵信號(hào)（如`tx_data`、`tx_start`、`tx_done`）的功能描述。答案一、單項(xiàng)選擇題1.D2.A3.D4.A5.B6.A7.A8.A9.A10.B二、填空題1.時(shí)鐘上升沿或復(fù)位下降沿；異步2.轉(zhuǎn)換（Translation）；優(yōu)化（Optimization）；映射（Mapping）3.信號(hào)在亞穩(wěn)態(tài)窗口內(nèi)被采樣；雙寄存器同步、異步FIFO、格雷碼編碼4..bit（或.rbf等具體格式）；配置FPGA內(nèi)部邏輯連接與功能5.時(shí)序分析復(fù)雜；易受噪聲和延遲影響6.時(shí)鐘周期約束；輸入信號(hào)相對(duì)于時(shí)鐘的延遲約束7.分層劃分功能模塊，逐步細(xì)化實(shí)現(xiàn)三、簡(jiǎn)答題1.行為級(jí)描述側(cè)重功能行為（如算法），使用過(guò)程賦值（`always`塊）和高級(jí)語(yǔ)句（`if-else`、`case`），例如：```verilogalways@(posedgeclk)beginif(rst)q<=4'd0;elseq<=q+4'd1;end```結(jié)構(gòu)級(jí)描述側(cè)重元件連接關(guān)系，使用`module`實(shí)例化，例如：```verilogandu1(and_out,a,b);oru2(or_out,and_out,c);```2.時(shí)序松弛是實(shí)際時(shí)序余量與要求的差值（Slack=實(shí)際到達(dá)時(shí)間-要求到達(dá)時(shí)間）。正值表示滿(mǎn)足時(shí)序（有冗余），負(fù)值表示時(shí)序違例（不滿(mǎn)足要求）。3.同步設(shè)計(jì)所有寄存器由同一時(shí)鐘（或同步時(shí)鐘）驅(qū)動(dòng)，異步設(shè)計(jì)無(wú)統(tǒng)一時(shí)鐘。同步設(shè)計(jì)時(shí)序可預(yù)測(cè)，便于STA分析，抗干擾能力強(qiáng)，因此被廣泛采用。4.競(jìng)爭(zhēng)-冒險(xiǎn)由門(mén)電路延遲差異導(dǎo)致同一信號(hào)的不同路徑到達(dá)時(shí)間不一致。消除方法：加濾波電容、引入選通脈沖、修改邏輯設(shè)計(jì)（如增加冗余項(xiàng)）。5.IP核分類(lèi)：軟核（HDL代碼，可綜合）、固核（網(wǎng)表或約束文件）、硬核（物理版圖）。作用：縮短設(shè)計(jì)周期、提高復(fù)用性、降低開(kāi)發(fā)成本。四、分析設(shè)計(jì)題1.（1）Verilog代碼：```verilogmodulemod12_counter(inputclk,//時(shí)鐘inputrst_n,//同步復(fù)位（低有效）inputen,//異步使能（高有效）outputreg[3:0]cnt,//計(jì)數(shù)輸出outputregcarry//進(jìn)位信號(hào));always@(posedgeclk)beginif(!rst_n)begin//同步復(fù)位cnt<=4'd0;carry<=1'b0;endelseif(en)begin//異步使能有效時(shí)計(jì)數(shù)if(cnt==4'd11)begincnt<=4'd0;carry<=1'b1;//計(jì)數(shù)到11時(shí)產(chǎn)生進(jìn)位endelsebegincnt<=cnt+4'd1;carry<=1'b0;endendelsebegin//使能無(wú)效時(shí)保持cnt<=cnt;carry<=1'b0;endendendmodule```（2）測(cè)試平臺(tái)：```verilog`timescale1ns/1psmoduletb_mod12_counter();regclk,rst_n,en;wire[3:0]cnt;wirecarry;//實(shí)例化被測(cè)模塊mod12_counteruut(.clk(clk),.rst_n(rst_n),.en(en),.cnt(cnt),.carry(carry));//生成50MHz時(shí)鐘（周期20ns）initialbeginclk=1'b0;forever10clk=~clk;end//測(cè)試場(chǎng)景initialbegin//場(chǎng)景1：復(fù)位測(cè)試rst_n=1'b0;en=1'b1;20;rst_n=1'b1;//20ns后釋放復(fù)位//場(chǎng)景2：使能有效時(shí)計(jì)數(shù)200;en=1'b0;//200ns后禁用使能，驗(yàn)證保持100;en=1'b1;//重新使能，繼續(xù)計(jì)數(shù)//場(chǎng)景3：進(jìn)位信號(hào)驗(yàn)證（計(jì)數(shù)到11時(shí)carry應(yīng)為高）300;$finish;end//自動(dòng)檢查integercycle_count=0;always@(posedgeclk)beginif(rst_n&&en)begincycle_count<=cycle_count+1;if(cnt!==(cycle_count%12))$display("Error:cnt=%d,expected=%datcycle%d",cnt,cycle_count%12,cycle_count);if((cnt==4'd11)&&(carry!==1'b1))$display("Error:carrynotsetatcnt=11");endendendmodule```關(guān)鍵測(cè)試點(diǎn)：復(fù)位后cnt為0、使能無(wú)效時(shí)保持、計(jì)數(shù)到11時(shí)carry置1并歸零、連續(xù)計(jì)數(shù)的正確性。2.代碼問(wèn)題分析：-問(wèn)題1：未定義`a=0`時(shí)`c`的行為，綜合時(shí)會(huì)生成鎖存器（Latch），導(dǎo)致時(shí)序不可控。-問(wèn)題2：`c`的賦值僅在`a=1`時(shí)更新，`a=0`時(shí)保持原值，可能不符合設(shè)計(jì)意圖。修改建議：明確`a=0`時(shí)`c`的行為（如保持或置0），例如：```verilogalways@(posedgeclk)beginif(a)c<=b;elsec<=c;//或c<=1'b0（根據(jù)需求）end```3.脈沖同步器設(shè)計(jì)：（1）電路結(jié)構(gòu)：源時(shí)鐘域檢測(cè)`