4.1 觸

發(fā)

器時(shí)序邏輯電路與組合邏輯電路不同，它的輸出不僅與邏輯電路的當(dāng)前輸入情況有關(guān)，而且還與以前的輸入情況有關(guān)，或者說與邏輯電路的歷史情況有關(guān)。所以，為實(shí)現(xiàn)時(shí)序電路的邏輯功能，就必須在電路的內(nèi)部增加一些具有存儲(chǔ)記憶功能的器件，用以把曾經(jīng)輸入過的信息保存下來，這個(gè)器件叫觸發(fā)器。有了觸發(fā)器之后，可用它來設(shè)計(jì)時(shí)序邏輯電路中常用的“計(jì)數(shù)器”“寄存器”“移位器”等時(shí)序器件。

觸發(fā)器的種類很多，按時(shí)鐘控制方式來分，有電位觸發(fā)、邊沿觸發(fā)、主-從觸發(fā)等方式的觸發(fā)器；按功能分類，有RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器等。同一功能的觸發(fā)器可以由不同觸發(fā)方式來實(shí)現(xiàn)。對(duì)使用者來說，在選用觸發(fā)器時(shí)，觸發(fā)方式是必須考慮的因素。因?yàn)橄嗤δ艿挠|發(fā)器，若觸發(fā)方式選用不當(dāng)，系統(tǒng)是不能達(dá)到預(yù)期設(shè)計(jì)要求的。下一頁返回4.1 觸

發(fā)

器4.1.1用“與非”門組成的基本RS觸發(fā)器觸發(fā)器是在一定的輸入條件下具有兩種穩(wěn)定狀態(tài)的電路或器件。在某一時(shí)間內(nèi)，觸發(fā)器只能處于一種穩(wěn)定狀態(tài)，只有在一定的觸發(fā)信號(hào)的作用下，觸發(fā)器才能翻轉(zhuǎn)到另一種穩(wěn)定狀態(tài)。RS觸發(fā)器是構(gòu)成其他各種功能的觸發(fā)器的基本組成部分，所以又叫基本RS觸發(fā)器。它可由兩個(gè)“與非”門交叉耦合構(gòu)成，如圖4-1所示。

上一頁下一頁返回4.1 觸

發(fā)

器Q和Q為觸發(fā)器的兩個(gè)輸出端，這兩個(gè)輸出端的邏輯電平總是相反的，即若Q=0，則Q=

1；若Q=1，則Q=0?？梢?，這個(gè)電路有兩個(gè)穩(wěn)定狀態(tài)，并用它來記憶或存儲(chǔ)一位二進(jìn)制信息。一般的，當(dāng)Q=1，Q=0時(shí)，稱觸發(fā)器處于“1”狀態(tài)，或說觸發(fā)器中寄存了“1”信息；當(dāng)Q=0，Q=1時(shí)，稱觸發(fā)器處于“0”狀態(tài)，或說觸發(fā)器中寄存了“0”信息?；綬S觸發(fā)器的工作原理如下：（1）當(dāng)R=0，S=1時(shí)，無論觸發(fā)器原來處于哪種狀態(tài)，因?yàn)镽=0，就必有G1

門的輸出Q=1；Q的“1”電平反饋到G2

門的輸入端，而由于G2

門的另一端S=1，從而G2

門的輸出Q=0。Q端輸出的“0”電平又反饋到G1

門的輸入端，使G1

門輸出的“1”保持不變。最后使該觸發(fā)器置成穩(wěn)定的“0”狀態(tài)（Q=0，Q=1）。（2）當(dāng)R=1，S=0時(shí)，因?yàn)镾=0，G2

門的輸出Q=1；Q的“1”電平又反饋給G1

門，G1

門的兩個(gè)輸入端此時(shí)都為“1”，則G1

門的輸出Q=0，最終將使觸發(fā)器置成穩(wěn)定的“1”狀態(tài)，（Q=1，Q=0）。上一頁下一頁返回4.1 觸

發(fā)

器（3）當(dāng)R=S=1時(shí)，觸發(fā)器的兩個(gè)輸出端的電平將由G1

門和G2

門各自的反饋輸入條件來確定。若此時(shí)Q=0，Q=1，Q=0反饋到G1

門輸入端，使G1

門的輸出Q=1；Q=1又反饋給G2

門的輸入端，使G2

門的輸出Q=0，這樣循環(huán)往復(fù)，只要R=S=1不變，Q始終為0，Q為1。若此時(shí)Q=1，Q=0，用同樣的分析方法，可知Q始終為1，Q為0。這種狀況稱為保持觸發(fā)器原來狀態(tài)不變。正是在這種狀態(tài)下，觸發(fā)器能把以前的信息記憶下來，保持不變。（4）當(dāng)R和S均為0時(shí)，兩個(gè)“與非”門的輸出端Q和Q均為1，這就破壞了觸發(fā)器應(yīng)具有相反輸出的正常邏輯特性。在基本RS觸發(fā)器中，R=S=0的情況是不允許出現(xiàn)的，這種狀態(tài)會(huì)給觸發(fā)器帶來不確定性輸出錯(cuò)誤。歸納上述分析，可以得到基本RS觸發(fā)器輸入、輸出邏輯關(guān)系真值表，見表4-1?；綬S觸發(fā)器的邏輯符號(hào)如圖4-2所示，圖中的R和S輸入端帶有小圓圈，表示該觸發(fā)器為低電平觸發(fā)。上一頁下一頁返回4.1 觸

發(fā)

器4.1.2 用“與非”門組成的鐘控觸發(fā)器在實(shí)際應(yīng)用中，人們往往希望觸發(fā)器的輸入信號(hào)僅在一定時(shí)間內(nèi)起作用，而不是輸入信號(hào)一變，觸發(fā)器的狀態(tài)立即發(fā)生變化。這就需要對(duì)觸發(fā)器的輸入信號(hào)起作用的時(shí)間進(jìn)行控制。具有時(shí)鐘脈沖CP（ClockPulse）輸入控制端的觸發(fā)器稱為鐘控觸發(fā)器，也稱為同步觸發(fā)器。鐘控觸發(fā)器狀態(tài)的變化不僅取決于輸入信號(hào)的變化，還取決于時(shí)鐘脈沖CP的作用。這樣，數(shù)字系統(tǒng)中的多個(gè)鐘控觸發(fā)器就可以在統(tǒng)一的CP信號(hào)的控制下協(xié)調(diào)地工作。1.鐘控RS觸發(fā)器鐘控RS觸發(fā)是在基本RS觸發(fā)器的基礎(chǔ)上，再增加兩個(gè)“與非”門，并引入一個(gè)時(shí)鐘脈沖CP來控制觸發(fā)器的翻轉(zhuǎn)動(dòng)作。鐘控、RS觸發(fā)器如圖4-3所示。上一頁返回下一頁4.1 觸

發(fā)

器鐘控RS觸發(fā)器的CP脈沖為正脈沖。在CP脈沖沒有到來時(shí)，由于該輸入端總是處于低電平，G3

和G4

門被封鎖，此時(shí)，無論R、S端輸入什么信號(hào)，G3

和G4

門的輸出都是“1”，使上面的基本RS觸發(fā)器的狀態(tài)保持不變（處于記憶狀態(tài)）；當(dāng)CP脈沖到來時(shí)，CP端為高電平，這時(shí)R、S端的輸入信號(hào)就能通過G3

或G4

門去觸發(fā)基本RS觸發(fā)器，使它置“1”或置“0”。也就是說，對(duì)于鐘控RS觸發(fā)器，時(shí)鐘脈沖CP只控制觸發(fā)器的翻轉(zhuǎn)時(shí)間，而觸發(fā)器到底被置成什么狀態(tài)，是由R、S的輸入條件決定的。鐘控RS觸發(fā)器的輸入、輸出邏輯關(guān)系真值表見表4-2。從電路分析得出R=S=0時(shí)，其輸出狀態(tài)保持不變，但它與CP=0時(shí)保持不變的意義不一樣。鐘控RS觸發(fā)器在R=S=1時(shí)，為不允許輸入條件。它的邏輯符號(hào)如圖4-4所示。下一頁返回上一頁4.1 觸

發(fā)

器2.鐘控D觸發(fā)器在鐘控RS觸發(fā)器的R和S端之間加一個(gè)“非”門，使它們保持互補(bǔ)關(guān)系，并使S作為唯一的一個(gè)輸入信號(hào)端D，就得到圖4-5所示的鐘控D觸發(fā)器電路。當(dāng)CP=0時(shí)，G3

和G4

門被封鎖，觸發(fā)器狀態(tài)保持不變（記憶狀態(tài)）。當(dāng)CP=1時(shí)，若D=1，則R=0，S=1，此時(shí)，G3

門的輸出端為“1”，G4

門的輸出端為“0”，觸發(fā)器狀態(tài)為“1”；若D=0，則R=1，S=0，觸發(fā)器狀態(tài)為“0”，也即當(dāng)CP有效時(shí)，觸發(fā)器狀態(tài)由輸入信號(hào)D確定。由于鐘控D觸發(fā)器在輸入端加了一個(gè)非門，使R與S輸入必為互補(bǔ)，不能同時(shí)為1，所以D觸發(fā)器就不存在“不允許”狀況，即沒有約束條件。鐘控D觸發(fā)器的輸入、輸出邏輯關(guān)系真值表見表4-3。真值表輸出使用了Qn+1

符號(hào)，它表示次態(tài)含義。上一頁下一頁返回4.1 觸

發(fā)

器針對(duì)觸發(fā)器的一次翻轉(zhuǎn)，把觸發(fā)器在脈沖作用前的狀態(tài)叫觸發(fā)器的現(xiàn)態(tài)（presentstate），常用Q表示；把觸發(fā)器在脈沖作用后的翻轉(zhuǎn)狀態(tài)（改變狀態(tài)）叫觸發(fā)器的次態(tài)（nextstate），常用Qn+1

表示。表4-3也可稱為鐘控D觸發(fā)器的次態(tài)真值表。根據(jù)鐘控D觸發(fā)器的真值表，可以得出鐘控D觸發(fā)器的次態(tài)方程，也稱特征方程：Qn+1=D此方程的含義為，在脈沖的作用下，鐘控D觸發(fā)器的次態(tài)（下一個(gè)狀態(tài)）由此時(shí)數(shù)據(jù)輸入端D決定。表4-4是鐘控D觸發(fā)器激勵(lì)表，也稱驅(qū)動(dòng)表，它用表格的形式反映了觸發(fā)器為達(dá)到一定的轉(zhuǎn)移狀態(tài)，所需的輸入條件。激勵(lì)表實(shí)際上是功能真值表的逆關(guān)系，可從真值表轉(zhuǎn)換得到，它適用于時(shí)序邏輯電路的設(shè)計(jì)。鐘控D觸發(fā)器的邏輯符號(hào)如圖4-6所示。上一頁下一頁返回4.1 觸

發(fā)

器3.鐘控JK觸發(fā)器鐘控RS觸發(fā)器對(duì)輸入R、S有明確的限制，即R、S不能同時(shí)為1，否則輸出狀態(tài)將不確定。在鐘控RS觸發(fā)器的基礎(chǔ)上加上兩條交叉反饋線，如圖4-7所示，就構(gòu)成了鐘控JK觸發(fā)器，同時(shí)取消了不能同時(shí)為1的限制，克服了鐘控RS觸發(fā)器的缺點(diǎn)。它是利用Q和Q不可能同時(shí)為1的特點(diǎn)，將它們交叉反饋到下面的輸入門G3

和G4，以此對(duì)CP脈沖起導(dǎo)引作用，從而避免輸出狀態(tài)不定的現(xiàn)象，并將原來鐘控RS觸發(fā)器的輸出端S改用J表示，輸入端R改用K表示，故稱JK觸發(fā)器。它的工作原理如下：上一頁下一頁返回4.1 觸

發(fā)

器（1）當(dāng)J=0，K=0/J=0，K=1/J=1，K=0時(shí)，其邏輯功能與鐘控RS觸發(fā)器完全相同。（2）當(dāng)J=1，K=1時(shí)，如果該觸發(fā)器現(xiàn)態(tài)為1（Q=1，Q=0），那么當(dāng)CP脈沖到來時(shí)，則G3

門因輸入均為1而G3

輸出為0，使觸發(fā)器G1

門輸出為1，從而使G2

門輸出也為0，G2

門從1翻轉(zhuǎn)成0，即次態(tài)為0。如果現(xiàn)態(tài)為0，則當(dāng)CP脈沖到來時(shí)，G4

門因輸入均為1，而G4

門輸出為0，導(dǎo)致觸發(fā)器G2

門輸出翻轉(zhuǎn)為1，即次態(tài)為1。這就是說，鐘控JK觸發(fā)器由于導(dǎo)引電路的作用，當(dāng)輸入條件J、K同時(shí)為1時(shí)，在CP脈沖的作用下總要翻轉(zhuǎn)成相反的狀態(tài)，即Qn+1=Q。上一頁下一頁返回4.1 觸

發(fā)

器綜上所述，鐘控JK觸發(fā)器的輸入與輸出關(guān)系真值表見表4-5，根據(jù)真值表可以得出鐘控JK觸發(fā)器的次態(tài)方程為：即鐘控JK觸發(fā)器的邏輯符號(hào)如圖4-8所示，它的激勵(lì)表見表4-6。上一頁下一頁返回4.1 觸

發(fā)

器鐘控JK觸發(fā)器存在空翻問題，當(dāng)J=K=1，CP=1期間，觸發(fā)器將自行發(fā)生連續(xù)的翻轉(zhuǎn)。因?yàn)橐坏┯|發(fā)器由0→1后，由于反饋線的作用，就具備了1→0變化的條件；而由1→0后，也就具備了0→1變化的條件，這樣CP=1期間過長(zhǎng)時(shí)，雖然輸入信號(hào)沒有發(fā)生變化，但觸發(fā)器仍發(fā)生多次翻轉(zhuǎn)的現(xiàn)象稱為觸發(fā)器的空翻。這種電路的JK觸發(fā)器為避免空翻，必須對(duì)CP寬度（CP=1的時(shí)間長(zhǎng)度）的要求極其苛刻，即觸發(fā)器可靠工作的CP脈沖寬度必須大于2個(gè)“與非”門延時(shí)，而小于3個(gè)“與非”門延時(shí)。如果小于2個(gè)“與非”門延時(shí)，則會(huì)“觸而不變”，而如果大于3個(gè)“與非”門延時(shí)，則會(huì)發(fā)生空翻現(xiàn)象。由于存在這些苛刻的要求，它不可能有實(shí)際使用價(jià)值。上一頁下一頁返回4.1 觸

發(fā)

器4.1.3 邊沿觸發(fā)器上節(jié)介紹的幾種鐘控觸發(fā)器均采用電位觸發(fā)方式，在CP=1期間，只要輸入值有變化，輸出值也隨著改變，這就是電位觸發(fā)器特性。如果輸入信號(hào)不變，觸發(fā)器輸出值應(yīng)固定在某值上，但有外界干擾信號(hào)使輸入信號(hào)改變時(shí)，觸發(fā)器可能接收此錯(cuò)誤信號(hào)，造成觸發(fā)器輸出錯(cuò)誤，使觸發(fā)器的可靠性降低。為徹底解決在CP=1期間，觸發(fā)器由于輸入信號(hào)的變化而產(chǎn)生多次變值輸出，或鐘控JK觸發(fā)器空翻現(xiàn)象，人們研究出了邊沿觸發(fā)器。邊沿觸發(fā)器是指觸發(fā)器對(duì)輸入信號(hào)的接收發(fā)生在時(shí)鐘脈沖的邊沿時(shí)刻（上升沿或下降沿），并據(jù)此時(shí)的輸入決定輸出的相應(yīng)狀態(tài)。也就是說，觸發(fā)器只有在時(shí)鐘CP的某一規(guī)定跳變（正跳變或負(fù)跳變）到來時(shí)，才接收輸入信號(hào)，而在CP=1期間，觸發(fā)器不接收輸入信號(hào)，因而輸入信號(hào)的變化也就不會(huì)引起觸發(fā)器的狀態(tài)變化，從而避免了電位觸發(fā)器的弊病。上一頁下一頁返回4.1 觸

發(fā)

器實(shí)現(xiàn)邊沿觸發(fā)的方法通常有兩種：一種是利用觸發(fā)器內(nèi)部門電路的延遲時(shí)間的不同來實(shí)現(xiàn)，如常見的負(fù)沿觸發(fā)的JK觸發(fā)器；第二種是利用直流反饋原理，即維持阻塞原理來實(shí)現(xiàn)，如常見的正邊沿觸發(fā)的D觸發(fā)器。無論采用何種觸發(fā)方式以及內(nèi)部電路組成有何不同，觸發(fā)器的次態(tài)方程（特征方程）、真值表、激勵(lì)表與上節(jié)相應(yīng)的觸發(fā)器是完全一致的。上一頁下一頁返回4.1 觸

發(fā)

器1.負(fù)邊沿觸發(fā)的JK觸發(fā)器如圖4-9所示，它是利用門電路的傳輸延遲時(shí)間實(shí)現(xiàn)邊沿觸發(fā)的。這個(gè)電路包含一個(gè)由“與或非”門G1

和G2

組成的基本RS觸發(fā)器和兩個(gè)輸入控制門G3

和G4。而且，設(shè)計(jì)時(shí)讓門G3

和G4

的傳輸延遲時(shí)間大于基本RS觸發(fā)器的翻轉(zhuǎn)時(shí)間。下面分析該觸發(fā)器的工作情況：通常情況下，SD

=RD

=1。只有強(qiáng)制清零與置“1”時(shí)除外，所以下面的分析始終認(rèn)為SD=RD=1。設(shè)觸發(fā)器的初始狀態(tài)為Q=0，Q=1。當(dāng)CP=0時(shí)，門B、B′、G3

和G4

同時(shí)被封鎖。而由于G3、G4

的輸出P、P′兩端為高電平，門A、A′是打開的，因此基本RS觸發(fā)器的狀態(tài)通過A、A′得以保持。上一頁下一頁返回4.1 觸

發(fā)

器CP變?yōu)楦唠娖揭院?，門B、B′首先解除封鎖，基本RS觸發(fā)器可以通過B、B′繼續(xù)保持原狀態(tài)不變。若此時(shí)輸入為J=1，K=0，則經(jīng)過門G3、G4

的傳輸延遲時(shí)間以后P=0，P′=1，門A、A′均不導(dǎo)通，對(duì)基本RS觸發(fā)器的狀態(tài)沒有影響。當(dāng)CP下降沿到達(dá)時(shí)，門B、B′立即被封鎖，但由于門G3、G4

存在傳輸延遲時(shí)間，所以P、P′的電平不會(huì)馬上改變。因此，在瞬間出現(xiàn)A、B各有一個(gè)輸入端為低電平的狀態(tài)，使Q=1，并經(jīng)過門A′使Q=0。由于G3

的傳輸延遲時(shí)間足夠長(zhǎng)，可以保證在P點(diǎn)的低電平消失之前Q的低電平已反饋到了門A，所以在P點(diǎn)的低電平消失以后觸發(fā)器獲得的“1”狀態(tài)仍將保持下去。經(jīng)過門G3、G4

的傳輸延遲時(shí)間以后，P和P′都變?yōu)楦唠娖剑珜?duì)基本RS觸發(fā)器的狀態(tài)并無影響。同時(shí)，CP的低電平已將門G3、G4

封鎖，J、K狀態(tài)即使發(fā)生變化也不會(huì)影響觸發(fā)器的狀態(tài)。上一頁下一頁返回4.1 觸

發(fā)

器這種觸發(fā)器大大提高了抗干擾能力，工作可靠。集成產(chǎn)品74112、74114、74113等都屬于這類觸發(fā)器。圖4-10所示為該類觸發(fā)器的邏輯符號(hào)，它的功能表見表4-7所示。“∧”符號(hào)代表邊沿觸發(fā)，CP的“0”代表低電平起作用，“↓”代表下降沿起作用。2.維持-阻塞D觸發(fā)器維持-阻塞D觸發(fā)器如圖4-11所示。圖中的D為數(shù)據(jù)輸入端，RD

和SD

為清零端和置“1”端，在不強(qiáng)制清零和置“1”的情況下，其均保持高電平，讓觸發(fā)器工作。其工作原理分析如下：在時(shí)鐘脈沖沒有到來（CP=0）時(shí)，G3、G4

門均輸出高電平，觸發(fā)器輸出Q與

將保持原有狀態(tài)不變。上一頁下一頁返回4.1 觸

發(fā)

器當(dāng)CP=1時(shí)（從0→1短過程），可分為兩種情況：（1）設(shè)CP=1到來之前，數(shù)據(jù)輸入D=0，因CP此時(shí)還為零，可推出G5

輸出為1，G6

輸出為0（G6

門的3個(gè)輸入此時(shí)全為1）。當(dāng)CP脈沖到來（CP由0→1）時(shí)，n+1G3

的全部輸入變?yōu)?，因此G3

的輸出由1變?yōu)?，將觸發(fā)器置成“0”狀態(tài)，即Q=D=0；同時(shí)G3

輸出的“0”電平經(jīng)過①號(hào)線反饋到G5

的輸入端，將G5

門封鎖，使得CP=1期間，無論D端的輸入狀態(tài)變化幾次都能保持G5

輸出為1不變，進(jìn)而保持G3

輸出的“0”信號(hào)不變，所以把①號(hào)線稱為置“0”維持線。另外，由于G5輸出的“1”經(jīng)④號(hào)線反饋到G6

的輸入，使G6

輸出為0，進(jìn)而使G4

輸出保持為1不變，這就起到了阻止G6

置“1”的作用，因此稱④號(hào)線為置“1”阻塞線。上一頁下一頁返回4.1 觸

發(fā)

器（2）設(shè)CP=1到來之前，數(shù)據(jù)輸入D=1，因CP此時(shí)還為零，可推出G5

輸出為0，則G6

輸出為1。當(dāng)CP由0變1后，由于G4

的全部輸入均為1，G4

輸出由1變0，將觸發(fā)器置4“1”，即Qn+1=D=1；同時(shí)G

輸出的“0”經(jīng)③號(hào)線反饋到G6門的輸入端，維持G6的輸出為1不變，進(jìn)而維持G4

輸出的“0”信號(hào)不變。由于③號(hào)線起到了對(duì)觸發(fā)器置“1”的維持作用，所以稱之為置“1”維持線。另外，G4

輸出的“0”經(jīng)②號(hào)線又反饋到G3

的輸入，封鎖G3

門，以阻止置“0”信號(hào)的產(chǎn)生，因此稱它為置“0”阻塞線。所以在CP=1期間，D端輸入的變化只能引起G5

輸出的變化，但不能通過G3

門和G6

門去影響已為1的觸發(fā)器。上一頁下一頁返回4.1 觸

發(fā)

器從上面的分析中可看到，維持-阻塞D觸發(fā)器是在時(shí)鐘脈沖的上升邊沿將D輸入端的數(shù)據(jù)可靠地置入，并且在上升邊沿過后的時(shí)鐘脈沖期間內(nèi)，D的輸入值可以隨意改變，觸發(fā)器的輸出狀態(tài)仍以時(shí)鐘脈沖上升邊沿時(shí)所采樣的值為準(zhǔn)，所以它是邊沿觸發(fā)器的一種。此類集成產(chǎn)品有7474。圖4-12所為該類觸發(fā)器的邏輯符號(hào)，它的功能表見表4-8。表中“↑”代表上升沿觸發(fā)。上一頁返回4.2 寄存器和移位器4.2.1 寄存器寄存器是用來暫存二進(jìn)制代碼的電路。它能實(shí)現(xiàn)對(duì)數(shù)據(jù)的接收、清零、保存和輸出等功能，它分為鎖存器和基本寄存器。寄存器主要由觸發(fā)器和一些控制門組成，結(jié)構(gòu)比較簡(jiǎn)單。1.鎖存器鎖存器是將若干個(gè)電位式觸發(fā)器的觸發(fā)控制端連接在一起，由一個(gè)公共的時(shí)鐘信號(hào)CP來控制，而每個(gè)觸發(fā)器的數(shù)據(jù)輸入端各自接收數(shù)據(jù)。圖4-13所示是一個(gè)四位鎖存器的邏輯電路，圖中四個(gè)電位式D觸發(fā)器可以寄存四位二進(jìn)制數(shù)據(jù)。當(dāng)CP為高電位時(shí)，D1～D4

數(shù)據(jù)可分別送入各自的觸發(fā)器中，使Q1～Q4

的狀態(tài)與輸入數(shù)據(jù)一致，從而達(dá)到鎖存數(shù)據(jù)的目的。當(dāng)CP為低電位時(shí)，觸發(fā)器狀態(tài)保持不變。圖中的觸發(fā)器為4.1.2節(jié)中所介紹的觸發(fā)器類型。下一頁返回4.2 寄存器和移位器從寄存數(shù)據(jù)的角度來看，鎖存器和寄存器的功能是相同的，兩者的區(qū)別僅在于鎖存器中的觸發(fā)器采用電位式觸發(fā)器，而寄存器中的觸發(fā)器采用脈沖邊沿觸發(fā)器。因此，它們有各自不同的適用場(chǎng)合，這取決于觸發(fā)信號(hào)和數(shù)據(jù)之間的時(shí)間關(guān)系。如果有效數(shù)據(jù)的穩(wěn)定滯后于觸發(fā)信號(hào)，則只能使用電位控制的鎖存器；如果有效數(shù)據(jù)的穩(wěn)定先于觸發(fā)信號(hào)，且要求同步操作，則需用脈沖邊沿控制的寄存器。集成芯片74LS373等就屬于這類觸發(fā)器，它的邏輯電路如圖4-14所示，其功能表見表4-9。圖4-15是它的芯片引腳圖。74LS373是帶有輸出三態(tài)門的鎖存器。上一頁下一頁返回4.2 寄存器和移位器2.基本寄存器通常所說的寄存器指的就是基本寄存器。n位寄存器一般由n個(gè)時(shí)鐘控制端連接在一起的維持-阻塞D觸發(fā)器構(gòu)成。圖4-16所示是一個(gè)帶公共時(shí)鐘和復(fù)位的四位寄存器的邏輯電路。該寄存器由4個(gè)上升沿觸發(fā)的D觸發(fā)器構(gòu)成，在CP上升沿的作用下，每個(gè)觸發(fā)器能接收各自數(shù)據(jù)輸入端的信號(hào)。一旦寄存了這些數(shù)據(jù)，寄存器便能將它們保存，直到下一個(gè)CP上升沿到達(dá)，有新的數(shù)據(jù)送入為止。圖中的寄存器清除信號(hào)CLR，接到每個(gè)觸發(fā)器的清除端，當(dāng)CLR=0時(shí)，所有觸發(fā)器被清零。這類寄存器的集成產(chǎn)品有74LS273、74LS374等。74LS273的邏輯電路圖如圖4-17所示，其芯片引腳圖如圖4-18所示，其功能表見表4-10。它是一個(gè)八位寄存器，不帶三態(tài)輸出。上一頁下一頁返回4.2 寄存器和移位器74LS374是八位邊沿觸發(fā)的寄存器，并帶有三態(tài)輸出，這一點(diǎn)與74LS273不同。另外它不帶清除端。它與74LS273都是上升沿觸發(fā)。在高阻態(tài)下，輸出既不能有效地給總線加負(fù)載，也不能有效地驅(qū)動(dòng)總線。輸出控制不影響觸發(fā)器內(nèi)部工作，即老數(shù)據(jù)可以保持，另外當(dāng)輸出被關(guān)閉時(shí)，新的數(shù)據(jù)也可以置入。74LS374的邏輯電路如圖4-19所示，它的功能表見表4-11，其芯片引腳圖如圖4-20所示。4.2.2 移位器在時(shí)鐘信號(hào)的控制下，所寄存的數(shù)據(jù)依次向左（由低位向高位）或向右（由高位向低位）移位的寄存器，稱為移位器。根據(jù)移位方向的不同，移位器有左移寄存器、右移寄存器和雙向移位寄存器之分。1.左移寄存器圖4-21所示為由上升沿觸發(fā)的維持-阻塞D觸發(fā)器構(gòu)成的三位左移寄存器電路。上一頁下一頁返回4.2 寄存器和移位器觸發(fā)器按的規(guī)律連接，Di+1=Qni

的的規(guī)律連接，即高位觸發(fā)器的數(shù)據(jù)輸入端接相鄰低位觸發(fā)器的輸出端，最低位觸發(fā)器的數(shù)據(jù)輸入端作為串行數(shù)據(jù)輸入端，移滿后，并行輸出所有觸發(fā)器內(nèi)容。觸發(fā)器的時(shí)鐘脈沖輸入端連接在一起，由移位時(shí)鐘脈沖源CP的上升沿控制。各觸發(fā)器的輸入信號(hào)分別為D2=Q1n

，D1=Q0n

，D0=DL（串行輸入）。在CP上升沿到來的時(shí)刻，Q2n+1=Q1nQ1n+1=Q0n

Q0n=

DL，也即寄存的每位數(shù)據(jù)依次向左移一位，經(jīng)過3次脈沖移完數(shù)據(jù)輸入端的3位二進(jìn)制數(shù)。每次傳輸一位數(shù)據(jù)的傳輸方式稱為串行數(shù)據(jù)傳輸。利用左移寄存器可以把串行輸入轉(zhuǎn)換成并行輸出，如將串行輸入數(shù)據(jù)二進(jìn)制“110”轉(zhuǎn)換成并行數(shù)據(jù)輸出，3位二進(jìn)制到達(dá)順序?yàn)椤?→1→0”，逐位輸入左移寄存器的輸入端DL，每輸入一位數(shù)據(jù)打入一個(gè)CP脈沖，使已輸入的數(shù)據(jù)左移一位，同時(shí)使Q0n=

DL經(jīng)過3個(gè)CP脈沖后，寄存器中就寄存了輸入的數(shù)據(jù)“110”，即Q2Q1Q0=110。當(dāng)需要時(shí)可一次讀出數(shù)據(jù)“110”，這就是調(diào)制解調(diào)器中把接收的串行數(shù)據(jù)轉(zhuǎn)換成計(jì)算機(jī)要加工的并行數(shù)據(jù)的工作原理。上一頁下一頁返回4.2 寄存器和移位器同理，若左移寄存器中已存有并行數(shù)據(jù)，在CP脈沖的作用下逐位左移并從Q2

端輸出，便可實(shí)現(xiàn)將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)的功能，這稱為發(fā)送。2.右移寄存器只要把左移寄存器的連接方式改換一下方向，它就成為右移寄存器，這時(shí)輸入數(shù)據(jù)將從最左邊一位觸發(fā)器即D2

端送入讓D1=Q2

，

D0=Q1

即可。集成芯片74LS164是八位并行輸出串行右移寄存器。它的邏輯電路圖如圖4-22所示，它由8個(gè)邊沿觸發(fā)的RS觸發(fā)器構(gòu)成。其功能表見表4-12，其芯片引腳圖如圖4-23所示。（1）當(dāng)清除端=“L”時(shí)，移位寄存器異步清零，實(shí)現(xiàn)清零功能。（2）當(dāng)清除端=“H”，時(shí)鐘端=“L”時(shí)，移位寄存器保持狀態(tài)不變，實(shí)現(xiàn)保持功能。（3）當(dāng)清除端=“H”，時(shí)鐘端=“↑”（有上升沿）時(shí)，實(shí)現(xiàn)移位送入功能。上一頁下一頁返回4.2 寄存器和移位器Qn+1A=A·

B，

Qn+1B

=QA，Qn+1C=QB，

Qn+1D=QcQn+1E=QD

，Qn+1F=QE，Qn+1G=QF

，Qn+1H=QG3.雙向移位寄存器同時(shí)具有左移功能、右移功能的移位器稱為雙向移位寄存器。該類產(chǎn)品有很多，如74LS194（四位）、74LS299（八位，并可置數(shù)）等，詳細(xì)情況請(qǐng)查閱相關(guān)手冊(cè)。4.移位器的應(yīng)用利用移位器的特性還可構(gòu)成計(jì)數(shù)器和分頻器。將移位器的串行輸出反饋到它的串行輸入端，就構(gòu)成了環(huán)形計(jì)數(shù)器。圖4-24

所示為在右移寄存器的基礎(chǔ)上構(gòu)成的三位右移環(huán)形計(jì)數(shù)器。計(jì)數(shù)器工作前，加一個(gè)置初態(tài)負(fù)脈沖，使觸發(fā)器初態(tài)Q2Q1Q0=000此后，每來一個(gè)CP脈沖上升沿，各觸發(fā)器狀態(tài)循環(huán)右移一位。即Qn+12=Q1，Qn+11=Q0，Qn+10=Q2。

由于來3個(gè)CP脈沖，電路狀態(tài)就循環(huán)一周，所以這是一個(gè)模3計(jì)數(shù)器。另外，從該電路的工作時(shí)序圖（如圖4-25所示）可以看出，各觸發(fā)器的輸出信號(hào)頻率均為CP脈沖頻率的1/3，所以這又是一個(gè)三分頻電路。上一頁下一頁返回4.2 寄存器和移位器若將移位器的串行反相輸出反饋到它的串行輸入端，就構(gòu)成了扭環(huán)形計(jì)數(shù)器。圖4-26所示為在右移寄存器的基礎(chǔ)上構(gòu)成的三位右移扭環(huán)形計(jì)數(shù)器。計(jì)數(shù)器工作前，加一個(gè)復(fù)位負(fù)脈沖，使觸發(fā)器初態(tài)Q2Q1Q0=000，此后，每來一個(gè)CP脈沖上升沿，各觸發(fā)器狀態(tài)循環(huán)右移一位，即Qn+12=Qn1Qn+11=Q0Qn+10=Q2由于來3各CP脈沖，電路狀態(tài)變?yōu)镼2Q1Q0=111，再來3各CP脈沖，電路狀態(tài)循環(huán)一周，變?yōu)镼2Q1Q0=000，所以這是一個(gè)模6計(jì)數(shù)器，也即六分頻電路。該電路的工作時(shí)序圖如圖4-27所示上一頁下一頁返回4.2 寄存器和移位器4.2.3 相聯(lián)存儲(chǔ)器相聯(lián)存儲(chǔ)器是按內(nèi)容查找的存儲(chǔ)器，它可按指定內(nèi)容一次找出其所在位置及其他相關(guān)內(nèi)容，而與所存位置無關(guān)。相聯(lián)存儲(chǔ)器是根據(jù)某個(gè)已知內(nèi)容在整個(gè)存儲(chǔ)器各個(gè)單元中同時(shí)進(jìn)行查找的，因此屬于并行工作模式。它存儲(chǔ)二進(jìn)制信息的電路為D觸發(fā)器。相聯(lián)存儲(chǔ)器結(jié)構(gòu)圖如圖4-28所示，輸入寄存器、屏蔽寄存器、存儲(chǔ)體和輸出寄存器的單元長(zhǎng)度相等。輸入寄存器存放待檢索的內(nèi)容，它與存儲(chǔ)體所有單元同時(shí)比較，看有否與之相同的單元；若有，匹配信號(hào)有效并選擇該單元內(nèi)容送入輸出寄存器，否則產(chǎn)生不匹配信號(hào)通知CPU，另作其他處理。屏蔽寄存器是用來決定輸入寄存器中的哪些內(nèi)容參與檢索比較，哪些內(nèi)容不參與，參與的相應(yīng)二進(jìn)制位為0，不參與的二進(jìn)制位為1（即屏蔽）。由于相聯(lián)存儲(chǔ)器同時(shí)比較，它的每一位二進(jìn)制信息存取電路是很復(fù)雜的，圖4-29所示為它的一位電路結(jié)構(gòu)圖。上一頁下一頁返回4.2 寄存器和移位器D觸發(fā)器用來存儲(chǔ)數(shù)據(jù)，“異或非”門是將觸發(fā)器內(nèi)容與外部數(shù)據(jù)進(jìn)行比較的匹配電路，比較結(jié)果出現(xiàn)在位匹配信號(hào)線M（i，j）上，M（i，j）=0表示該位不匹配，M（i，j）=1表示該位匹配。S信號(hào)為地址譯碼信號(hào)，表示選擇存儲(chǔ)體的哪個(gè)單元，準(zhǔn)備存入新數(shù)據(jù)，并配合WE寫信號(hào)同時(shí)使用。屏蔽信號(hào)MKi

=0表示該位參與比較，M（i，j）的輸出值由“異或非”門的值決定；MKi

=1表示該位不參與內(nèi)容比較，M（i，j）的輸出值等于1。Mi

為一個(gè)單元所有位都匹配后的單元（字）匹配信號(hào)，當(dāng)Mi=1時(shí)，打開這個(gè)單元的所有三態(tài)門，把匹配數(shù)據(jù)送入輸出寄存器中。M0～Mn中只能有一個(gè)Mi=1。一位相聯(lián)存儲(chǔ)器電路組合成相聯(lián)存儲(chǔ)器的陣列結(jié)構(gòu)，如圖4-30所示。上一頁下一頁返回4.2 寄存器和移位器4×4相聯(lián)存儲(chǔ)器的陣列結(jié)構(gòu)如圖4-31所示。由于屏蔽寄存器內(nèi)容為“0011”，屏蔽后兩位，只比較高二位，比較結(jié)果是第三單元內(nèi)容符合條件，把第三單元“0111”送入輸出寄存器。在比較過程中M2=1，其他為“0”，這樣M2

把第三單元的4個(gè)三態(tài)門打開，送入輸出寄存器。相聯(lián)存儲(chǔ)器主要用在高速緩沖存儲(chǔ)器和虛擬存儲(chǔ)器的地址變換硬件部件里，該部件放在CPU中。此外其在數(shù)據(jù)庫和知識(shí)庫，語音識(shí)別、圖像處理元件中也都有應(yīng)用。上一頁下一頁返回4.2 寄存器和移位器4.2.4 用JK觸發(fā)器實(shí)現(xiàn)寄存器上節(jié)各種寄存器都是用D觸發(fā)器實(shí)現(xiàn)的，用D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)寄存功能容易實(shí)現(xiàn)，所以大多選用D觸發(fā)器實(shí)現(xiàn)，但用JK觸發(fā)器也能實(shí)現(xiàn)寄存器功能。通過以下公式推導(dǎo)可得：令：

Qn+1=JQ+KQ=D=D(Q+Q)=DQ+DQ=DQ+DQ對(duì)比JK觸發(fā)器次態(tài)方程各位可得：J=D，K=D。用JK觸發(fā)器實(shí)現(xiàn)D觸發(fā)器的電路實(shí)現(xiàn)如圖4-32所示，另一種實(shí)現(xiàn)方法如圖4-33所示。上一頁下一頁返回4.2 寄存器和移位器用JK觸發(fā)器實(shí)現(xiàn)D觸發(fā)器的電路實(shí)現(xiàn)如圖4-32所示，另一種實(shí)現(xiàn)方法如圖4-33所示。上一頁返回4.3 同步計(jì)數(shù)器第一步，畫出3位二進(jìn)制同步加法計(jì)數(shù)器狀態(tài)轉(zhuǎn)換圖，如圖4-34所示，其中斜線下表示計(jì)數(shù)器輸出值，當(dāng)計(jì)滿時(shí)輸出為1，其他情況下輸出為0。3位計(jì)數(shù)器從000計(jì)到111為一個(gè)循環(huán)。每來一次脈沖，計(jì)數(shù)器加1。第二步，根據(jù)狀態(tài)轉(zhuǎn)換圖列出狀態(tài)表，見表4-13。第三步，根據(jù)表4-13

求狀態(tài)方程，利用卡諾圖分別求出Qn+10，Qn+11，Qn+12的化簡(jiǎn)方程?？ㄖZ圖如圖4-35所示。下一頁返回4.3 同步計(jì)數(shù)器第四步，選用JK觸發(fā)器設(shè)計(jì)，求驅(qū)動(dòng)方程。因?yàn)?位二進(jìn)制同步減法計(jì)數(shù)器必須采用3個(gè)觸發(fā)器，所以要分別求出3個(gè)觸發(fā)器的驅(qū)動(dòng)方程。JK觸發(fā)器的狀態(tài)方程為變換上面的Q0n+1、Q1n+1、Q2n+1的三個(gè)狀態(tài)方程為：上一頁下一頁返回4.3 同步計(jì)數(shù)器第五步，根據(jù)驅(qū)動(dòng)方程（Ji、Ki）的表達(dá)式，畫出計(jì)數(shù)器的邏輯圖，如圖4-36所示，其中C=Q2·Q1·Q0

為輸出值，作為計(jì)滿標(biāo)識(shí)。上一頁下一頁返回4.3 同步計(jì)數(shù)器通過3位二進(jìn)制同步加法計(jì)數(shù)器的設(shè)計(jì)，可以推導(dǎo)出4位二進(jìn)制同步加法計(jì)數(shù)器的各驅(qū)動(dòng)方程為：J0=K0=1J1=K1=Q0J2=K2=Q1Q0J3=K3=Q2Q1Q0進(jìn)一步推導(dǎo)可得出5位二進(jìn)制同步加法計(jì)數(shù)的J4=K4=Q3Q2Q1Q0，更多位二進(jìn)制同步加法計(jì)數(shù)器依此類推。上一頁下一頁返回4.3 同步計(jì)數(shù)器2.二進(jìn)制同步減法計(jì)數(shù)器現(xiàn)以3位二進(jìn)制同步減法計(jì)數(shù)器為例進(jìn)行介紹。第一步，列出3位二進(jìn)制同步減法計(jì)數(shù)器狀態(tài)轉(zhuǎn)換圖，如圖4-37所示，其中斜線下表示輸出值，計(jì)數(shù)器從111減到000為一個(gè)循環(huán)，每來一次脈沖，計(jì)數(shù)器減1。第二步，根據(jù)狀態(tài)轉(zhuǎn)換圖列出狀態(tài)表，見表4-14。第三步，根據(jù)表4-14求狀態(tài)方程，利用卡諾圖分別求出Qn+1

0、

Qn+11、Qn+1

2的化簡(jiǎn)方程?？ㄖZ圖如圖4-38所示。上一頁下一頁返回4.3 同步計(jì)數(shù)器第四步，選用JK觸發(fā)器設(shè)計(jì)，求驅(qū)動(dòng)方程。因?yàn)?位二進(jìn)制同步減法計(jì)數(shù)器必須采用3個(gè)觸發(fā)器，所以要分別求出3個(gè)觸發(fā)器的驅(qū)動(dòng)方程。上一頁下一頁返回4.3 同步計(jì)數(shù)器第五步，根據(jù)驅(qū)動(dòng)方程（Ji、Ki）的表達(dá)式，畫出計(jì)數(shù)器的邏輯圖，如圖4-39所示。其中C=Q1Q0

Q2

為輸出值，作為減滿標(biāo)識(shí)。4位同步減法計(jì)數(shù)器的J3=K3=Q1Q0Q2

，5位同步減法計(jì)數(shù)器的J4=K4=Q1Q0

Q2Q3

，更多位二進(jìn)制同步減法計(jì)數(shù)器依此類推。上一頁下一頁返回4.3 同步計(jì)數(shù)器3.二進(jìn)制同步可逆計(jì)數(shù)器若用U/D表示加減控制信號(hào)，當(dāng)U/D=0時(shí)進(jìn)行加計(jì)數(shù)，當(dāng)U/D=1時(shí)進(jìn)行減計(jì)數(shù)，綜合加、減計(jì)數(shù)器的驅(qū)動(dòng)方程（Ji、Ki）的表達(dá)式，可得出具有加/減功能的同步可逆計(jì)數(shù)器驅(qū)動(dòng)方程：其電路如圖4-40所示。上一頁下一頁返回4.3 同步計(jì)數(shù)器

4.3.2 計(jì)數(shù)器集成芯片介紹

圖4-41所示為中規(guī)模集成的4位二進(jìn)制同步計(jì)數(shù)器74LS161的邏輯圖。這個(gè)電路除了具有二進(jìn)制加法計(jì)數(shù)功能外，還具有預(yù)置數(shù)、保持和異步置零等附加功能。L用來選擇電路是執(zhí)行計(jì)數(shù)還是執(zhí)行預(yù)置數(shù)：當(dāng)L=1時(shí)，執(zhí)行同步計(jì)數(shù)；當(dāng)L=0時(shí)，執(zhí)行預(yù)置數(shù)。“與非”門4、5與輸入A實(shí)現(xiàn)4.2.4小節(jié)的用JK觸發(fā)器實(shí)現(xiàn)寄存器功能，與L=0一起作預(yù)置數(shù)?！芭c非”門6～11的功能與4、5一樣?！芭c門”1、2、3實(shí)現(xiàn)計(jì)數(shù)器功能。表4-15為74LS161功能表，解釋如下：上一頁下一頁返回4.3 同步計(jì)數(shù)器

當(dāng)RD

=0時(shí)，所有觸發(fā)器將同時(shí)被置零，而且置零操作不受其他輸入狀態(tài)的影響。當(dāng)RD

=1，L=0時(shí)，電路工作在預(yù)置數(shù)狀態(tài)，此時(shí)若脈沖上升沿到來，A、B、C、D輸入到觸發(fā)器中。當(dāng)RD

=L=1，而P=0、T=1時(shí)，門1～3被封鎖，使J1～J4、K1～K4

都為零，觸發(fā)器處于保持狀態(tài)不變，RC

狀態(tài)也保持不變。如果T=0，則P不論為何狀態(tài)，計(jì)數(shù)器的狀態(tài)也將保持不變，但這時(shí)進(jìn)位輸出RC

等于0。當(dāng)RD

=L=P=T=1時(shí)，電路工作在計(jì)數(shù)狀態(tài)，電路從4個(gè)觸發(fā)器的現(xiàn)有值開始加1計(jì)數(shù)，直到1111狀態(tài)，返回0000狀態(tài)，RC在1111時(shí)輸出1，然后變到0（只要不是1111）。74LS161的芯片引腳圖如圖4-42

所示。上一頁下一頁返回4.3 同步計(jì)數(shù)器

4.3.3 N進(jìn)制計(jì)數(shù)器1.小于單芯片計(jì)數(shù)量的N進(jìn)制計(jì)數(shù)器從降低成本的角度考慮，集成電路的定型產(chǎn)品必須有足夠大的批量。因此，目前常見的計(jì)數(shù)器芯片在計(jì)數(shù)進(jìn)制上只做成應(yīng)用較廣的幾種類型，如十進(jìn)制、十六進(jìn)制等。在需要其他任意一種進(jìn)制的計(jì)數(shù)器時(shí)，只能用已有的計(jì)數(shù)器產(chǎn)品經(jīng)過外電路的不同連接方式得到。本節(jié)討論以十六進(jìn)制芯片（如74LS161）為基礎(chǔ)的小于16的N進(jìn)制計(jì)數(shù)器。例4-1用十六進(jìn)制同步計(jì)數(shù)器74LS161接成十三進(jìn)制同步計(jì)數(shù)器。解

芯片74LS161兼有異步置零（RD）和預(yù)置數(shù)（L）功能，所以可采用置零法和置數(shù)法對(duì)計(jì)數(shù)器回零。當(dāng)計(jì)數(shù)器計(jì)到13時(shí)，計(jì)數(shù)器回零，從零再次開始計(jì)數(shù)，這樣就需要一個(gè)外接電路實(shí)現(xiàn)回零動(dòng)作。圖4-43（a）所示電路采用的是置零法，圖4-43（b）所示電路采用的是置數(shù)法。上一頁下一頁返回4.3 同步計(jì)數(shù)器

置零功能隨著計(jì)數(shù)器被置零而立即消失，所以置零信號(hào)持續(xù)時(shí)間極短，如果觸發(fā)器的復(fù)位速度有快有慢，則可能動(dòng)作慢的觸發(fā)器還未來得及復(fù)位，置零信號(hào)已經(jīng)消失，從而導(dǎo)致電路誤動(dòng)作。因此，采用這種連接法的電路可靠性不高，通常把置零信號(hào)再接一個(gè)RS觸發(fā)器就能解決。2.大于單芯片計(jì)數(shù)量的N進(jìn)制計(jì)數(shù)器（計(jì)數(shù)器擴(kuò)展法）當(dāng)要求N進(jìn)制計(jì)數(shù)器的N大于16時(shí)，就需要用多片74LS161進(jìn)行級(jí)聯(lián)擴(kuò)展，得到相應(yīng)的N進(jìn)制計(jì)數(shù)器。例4-2 用兩片74LS161計(jì)數(shù)器接成256進(jìn)制計(jì)數(shù)器。解

圖4-44所示電路為256進(jìn)制計(jì)數(shù)器。第一片的進(jìn)位輸出RC

作為第二片的P和T輸入，每當(dāng)?shù)谝黄?jì)成1111時(shí)RC

變?yōu)?，下個(gè)CP信號(hào)到達(dá)時(shí)第二片為計(jì)數(shù)工作狀態(tài)，第二片加1，而第一片回零為0000，此時(shí)第一片的RC

變?yōu)?，使第二片處于保持狀態(tài)；第一片每從0000～1111循環(huán)1次，第二片加1，直到兩片都為1111，計(jì)滿256次。第一片的P和T恒接1，始終處于計(jì)數(shù)狀態(tài)，每來一次脈沖即進(jìn)行加1操作。上一頁返回圖4-1基本RS觸發(fā)器返回表4-1基本RS觸發(fā)器的真值表返回圖4-2基本RS觸發(fā)器的邏輯符號(hào)返回圖4-3鐘控RS觸發(fā)器返回表4-2鐘控RS觸發(fā)器的真值表返回圖4-4鐘