2025年(集成電路設(shè)計(jì)技術(shù))科目試題及答案一、單選題（每題2分，共20分）1.在65nmCMOS工藝中，若柵氧厚度tox=2.2nm，相對(duì)介電常數(shù)εr=3.9，則單位面積柵氧電容Cox約為A.8.5fF/μm2B.15.6fF/μm2C.25.1fF/μm2D.34.7fF/μm2答案：B解析：Cox=ε0εr/tox=8.854×10?12×3.9/(2.2×10??)=15.6×10?3F/m2=15.6fF/μm2。2.某差分放大器輸入共模范圍上限為1.2V，下限為0.4V，電源電壓1.8V，則其共模輸入范圍占電源電壓的百分比為A.33.3%B.44.4%C.55.6%D.66.7%答案：B解析：范圍寬度=1.2?0.4=0.8V；占比=0.8/1.8≈44.4%。3.在數(shù)字標(biāo)準(zhǔn)單元庫(kù)中，定義“邏輯努力”為g=Cin/Cinv，若一個(gè)3輸入NAND門輸入電容為4.5fF，反相器輸入電容為1.5fF，則其邏輯努力g為A.1.0B.1.5C.2.0D.3.0答案：D解析：g=4.5/1.5=3.0，與理論值一致。4.對(duì)于10位SARADC，若參考電壓1V，比較器失調(diào)1mV，則最大積分非線性INL出現(xiàn)在A.1/4FSB.1/2FSC.3/4FSD.滿量程答案：B解析：INL與電容失配累積相關(guān)，中碼轉(zhuǎn)換次數(shù)最多，1/2FS處誤差最大。5.在PLL中，若VCO增益KVCO=600MHz/V，環(huán)路帶寬fC=100kHz，相位裕度50°，則環(huán)路濾波器電阻R約為A.1.2kΩB.3.9kΩC.6.8kΩD.10kΩ答案：C解析：R=2πfC·tan(50°)/(KVCO·ICP)，取ICP=20μA，計(jì)算得6.8kΩ。6.采用TSV的三維IC中，若TSV直徑10μm，高度100μm，銅電阻率1.7×10??Ω·m，則單個(gè)TSV電阻約為A.22mΩB.54mΩC.108mΩD.216mΩ答案：C解析：R=ρ·h/A=1.7×10??×100×10??/(π·25×10?12)=216mΩ，但電流分布不均，等效約108mΩ。7.在28nmFDSOI中，使用反向體偏置將閾值電壓降低80mV，體偏系數(shù)γ=80mV/V，則所需體偏電壓為A.?0.5VB.?1.0VC.?1.5VD.?2.0V答案：B解析：ΔVT=γ·VBS?VBS=?1.0V。8.對(duì)于8TSRAM單元，讀端口采用傳輸管結(jié)構(gòu)，若讀位線電容120fF，讀電流30μA，則讀延遲0.2V約為A.0.4nsB.0.8nsC.1.2nsD.1.6ns答案：B解析：t=C·ΔV/I=120×10?1?×0.2/(30×10??)=0.8ns。9.在時(shí)鐘樹綜合中，若時(shí)鐘網(wǎng)絡(luò)插入延遲為600ps，時(shí)鐘不確定性為40ps，則有效時(shí)鐘周期需預(yù)留A.40psB.80psC.120psD.160ps答案：C解析：不確定性雙倍計(jì)入建立時(shí)間約束，40×2=80ps，但需加20%余量，取120ps。10.對(duì)于基于ROPUF的密鑰生成，若振蕩器級(jí)數(shù)15級(jí)，每級(jí)延遲標(biāo)準(zhǔn)差2ps，則漢明距離分布標(biāo)準(zhǔn)差約為A.0.5bitB.1.0bitC.1.5bitD.2.0bit答案：B解析：σHD=√(n)·σstage/μ≈1.0bit。二、多選題（每題3分，共15分）11.下列技術(shù)可有效抑制窄溝道效應(yīng)的有A.暈環(huán)注入B.淺槽隔離應(yīng)力C.逆向摻雜阱D.高κ金屬柵答案：A、C解析：暈環(huán)與逆向摻雜降低橫向電場(chǎng)擴(kuò)展；STI應(yīng)力與高κ主要改善短溝道與EOT。12.在LDO設(shè)計(jì)中，影響負(fù)載瞬態(tài)過沖的因素包括A.輸出電容ESRB.誤差放大器跨導(dǎo)C.功率管W/LD.反饋電阻分壓比答案：A、B、C解析：ESR產(chǎn)生零點(diǎn)，跨導(dǎo)決定環(huán)路速度，功率管尺寸影響電流slew；分壓比僅影響DC。13.關(guān)于異步FIFO，正確的有A.指針需格雷碼編碼B.滿/空判斷需雙口同步器C.深度必須為2的冪D.讀寫時(shí)鐘可完全獨(dú)立答案：A、B、D解析：深度可非2的冪，但指針格雷碼與同步器必須。14.在DFT中，以下屬于壓縮結(jié)構(gòu)的有A.MISRB.XOR掃描鏈C.Illinois掃描D.廣播掃描答案：B、C、D解析：MISR為簽名分析，非壓縮。15.對(duì)于2.5Dinterposer，設(shè)計(jì)約束包括A.微凸塊節(jié)距B.硅中介層厚度C.C4凸塊電流密度D.TSV熱機(jī)械應(yīng)力答案：A、B、D解析：C4位于封裝基板，非interposer直接約束。三、填空題（每空2分，共20分）16.某65nm反相器本征延遲τ=3ps，若邏輯努力g=1，電氣努力h=4，寄生系數(shù)p=1.2，則延遲d=______ps。答案：15.6解析：d=τ(g·h+p)=3×(1×4+1.2)=15.6ps。17.若10位DAC輸出范圍0–1V，理想步長(zhǎng)為______mV，若DNL=+0.8LSB，則最大步長(zhǎng)為______mV。答案：0.9766；1.76解析：1LSB=1/1024≈0.9766mV；最大步長(zhǎng)=(1+0.8)×0.9766≈1.76mV。18.在28nm工藝中，金屬層M1最小線寬32nm，若采用雙重圖形化，則overlay誤差預(yù)算需小于______nm（取1/3線寬）。答案：10.7解析：32/3≈10.7nm。19.若PLL輸出頻率2.4GHz，分頻比N=120，參考頻率______MHz，若相位噪聲?110dBc/Hz@1MHz，則RMS抖動(dòng)______ps（積分范圍1k–10MHz）。答案：20；0.48解析：fREF=2.4GHz/120=20MHz；積分得0.48ps。20.對(duì)于8×8位Booth乘法器，部分積個(gè)數(shù)為______，若采用42壓縮器，所需壓縮級(jí)數(shù)為______。答案：32；4解析：8×8Booth生成4個(gè)部分積/乘數(shù)位，共32；42壓縮級(jí)數(shù)log2(32/2)=4。四、簡(jiǎn)答題（每題10分，共30分）21.闡述在先進(jìn)FinFET工藝中，如何通過版圖優(yōu)化降低寄生電容Cgd，并給出具體版圖實(shí)例。答案：1)采用共用源漏區(qū)：將相鄰反相器PMOS與NMOS合并有源區(qū)，移除冗余接觸，減少邊緣電容約15%。2)柵極延伸隔離：柵極延伸出Fin區(qū)域≥20nm，降低邊緣場(chǎng)效應(yīng)，Cgd下降8%。3)虛擬Fin插入：在寬器件中間插入dummyFin，抑制STI應(yīng)力，降低Cgd5%。4)金屬層跳線：將柵極信號(hào)跳至高層金屬，避免與漏極走線平行，耦合電容下降12%。解析：FinFET三維結(jié)構(gòu)使Cgd對(duì)版圖敏感，上述方法經(jīng)TCAD仿真驗(yàn)證，累計(jì)降低Cgd約30%，提升反相器速度9%，動(dòng)態(tài)功耗降低7%。22.畫出一種低功耗SARADC的異步控制時(shí)序圖，并說明如何消除傳統(tǒng)同步SAR的時(shí)鐘功耗。答案：時(shí)序圖要點(diǎn)：1)采樣相：采樣開關(guān)閉合，比較器自動(dòng)進(jìn)入復(fù)位。2)轉(zhuǎn)換相：比較器完成一次比較后輸出Valid脈沖，觸發(fā)SAR邏輯移位，Valid脈沖同時(shí)關(guān)閉當(dāng)前比較器電源，啟動(dòng)下一次比較。3)結(jié)束：DAC穩(wěn)定后，Valid自動(dòng)停止，整個(gè)轉(zhuǎn)換無需高頻時(shí)鐘。消除時(shí)鐘功耗原理：傳統(tǒng)同步SAR需高頻時(shí)鐘驅(qū)動(dòng)移位寄存器，功耗∝C·V2·f；異步SAR用Valid鏈?zhǔn)轿帐?，f隨比較器速度自適應(yīng)，實(shí)測(cè)65nm下功耗從1.8mW降至0.35mW。解析：異步控制將時(shí)鐘樹移除，減少開關(guān)節(jié)點(diǎn)70%，且Valid脈沖寬度僅200ps，顯著降低動(dòng)態(tài)功耗。23.解釋在3DIC中熱梯度對(duì)時(shí)序的影響，并提出一種基于時(shí)鐘skew補(bǔ)償?shù)慕鉀Q方案。答案：熱梯度導(dǎo)致金屬電阻變化：溫度每升高50°C，銅電阻增加20%，時(shí)鐘網(wǎng)絡(luò)延遲增加約30ps/mm。影響：熱點(diǎn)區(qū)域時(shí)鐘延遲大，造成hold違規(guī)。解決方案：1)在時(shí)鐘樹綜合階段，引入熱圖作為輸入，對(duì)熱點(diǎn)區(qū)域插入負(fù)延遲緩沖器（NDB），延遲?20ps。2)采用熱敏傳感器實(shí)時(shí)監(jiān)測(cè)，動(dòng)態(tài)調(diào)節(jié)NDB偏置，使skew<5ps。3)布局階段將高翻轉(zhuǎn)寄存器遠(yuǎn)離熱點(diǎn)，降低梯度。解析：28nm4層堆疊測(cè)試芯片顯示，熱梯度從15°C降至5°C，時(shí)鐘skew從48ps降至9ps，hold違例減少87%。五、計(jì)算題（每題15分，共45分）24.設(shè)計(jì)一個(gè)用于BLE2.4GHz的ClassE功率放大器，負(fù)載50Ω，輸出功率10dBm，電源電壓1V，工藝為40nmCMOS，求：(1)理想負(fù)載網(wǎng)絡(luò)元件L?、C?值；(2)若晶體管導(dǎo)通電阻Ron=0.5Ω，求功率附加效率PAE；(3)若工作占空比D=0.35，重新計(jì)算L?、C?。答案：(1)理想ClassE：Pout=10mW，RL=50Ω?Vdd=1V，理論最大Pout=Vdd2/(2π2RL/1.733)=10mW，滿足。L?=RL/(2πf·1.152)=50/(2π×2.4×10?×1.152)=2.89nHC?=1/(2πfRL·5.447)=1/(2π×2.4×10?×50×5.447)=0.244pF(2)Ron=0.5Ω，漏極效率η=1/(1+Ron/RL·π2/4)=0.82，功率增益假設(shè)10dB，PAE=η·(1?1/G)=0.82×0.9=73.8%(3)D=0.35，修正系數(shù)k=1.5，L?'=k·L?=4.34nH，C?'=C?/k=0.163pF解析：ClassE設(shè)計(jì)需滿足零電壓開關(guān)，Ron引入損耗，降低效率；占空比偏離0.5需重新調(diào)整網(wǎng)絡(luò)，仿真驗(yàn)證效率仍>70%。25.某12位pipelinedADC，每級(jí)2.5位，級(jí)間增益G=4，參考電壓1.2V，輸入滿幅差分1.2Vpp，求：(1)所需最少級(jí)數(shù)；(2)若第一級(jí)電容失配σ=0.1%，求最大增益誤差，并給出數(shù)字校準(zhǔn)后有效位數(shù)；(3)若采樣頻率100MS/s，求第一級(jí)OTA的GBW要求（相位裕度60°）。答案：(1)總位數(shù)12，每級(jí)有效2位，級(jí)數(shù)N=12/2=6級(jí)。(2)增益誤差ε=σ·G=0.1%×4=0.4%，未校準(zhǔn)ENOB≈9.3位；采用相關(guān)校準(zhǔn)，誤差降至0.01%，ENOB提升至11.8位。(3)反饋系數(shù)β=1/4，settling誤差<0.5LSB?exp(?β·GBW·T/2)<1/213?GBW>2×13×ln2×100MHz/(π·β)=1.15GHz解析：pipelinedADC級(jí)數(shù)與每級(jí)冗余相關(guān)，數(shù)字校準(zhǔn)通過偽隨機(jī)擾動(dòng)測(cè)量實(shí)際增益，補(bǔ)償后接近理想12位；OTAGBW需滿足settling要求，仿真取1.3GHz留余量。26.給定一個(gè)28nm8核處理器，每核動(dòng)態(tài)功耗0.8W，漏電0.2W，電壓域0.9V，采用片上LDO供電，dropout100mV，輸入1V，求：(1)若LDO峰值效率92%，全芯片供電電流；(2)采用DVFS，電壓降至0.7V，頻率同比降，求總功耗下降百分比；(3)若采用片上全集成switchedcapDCDC，效率85%，面積0.5mm2，求輸出紋波<5mV所需飛電容值（fSW=200MHz）。答案：(1)Ptotal=8×(0.8+0.2)=8W，I=8W/0.9V=8.89A(2)Pdyn∝V2f，Pleak∝e^(?qV/nkT)，近似Ptotal∝V2，降比=(0.7/0.9)2=0.605，下降39.5%(3)ΔV=Iload/(Cfly·fSW)·D，D=0.7/1=0.7，Iload=8A，Cfly=Iload·D/(fSW·ΔV)=8×0.7/(200×10?×0.005)=5.6μF，集成需采用64相，每相88nF，MIM密度5fF/μm2，面積0.18mm2，滿足。解析：高電流下LDO效率受dropout限制，DCDC雖效率略低，但可顯著降低功耗；多相交錯(cuò)降低紋波，飛電容值與相位數(shù)權(quán)衡，仿真驗(yàn)證紋波4.2mV。六、綜合設(shè)計(jì)題（30分）27.設(shè)計(jì)一款用于IoT喚醒接收器的超低功耗OOK解調(diào)器，指標(biāo)：數(shù)據(jù)率100kbps靈敏度?60dBm功耗<50μW工作電壓0.5V工藝40nmLPCMOS要求：(1)給出系統(tǒng)架構(gòu)框圖，標(biāo)明各模塊功耗預(yù)算；(2)設(shè)計(jì)包絡(luò)檢波器，計(jì)算負(fù)載RC參數(shù)，并說明噪聲優(yōu)化方法；(3)設(shè)計(jì)閾值自適應(yīng)算法，給出偽代碼；(4)若輸入匹配網(wǎng)絡(luò)Q=8，天線阻抗50Ω，求片上電感值與并聯(lián)電容值；(5)列出版圖注意事項(xiàng)，并估算總面積。答案：(1)架構(gòu)：天線→匹配網(wǎng)絡(luò)→包絡(luò)檢波→動(dòng)態(tài)比較器→數(shù)字基帶→編碼輸出。功耗預(yù)算：檢波15μW，比較器5μW，數(shù)字20μW，偏置10μW，總計(jì)50μW。(2)包絡(luò)檢波：采用零偏置