2025年(微電子科學(xué)與工程(芯片設(shè)計(jì)方向))集成電路設(shè)計(jì)試題及答案一、單項(xiàng)選擇（每題2分，共20分）1.在28nmCMOS工藝中，若PMOS與NMOS的閾值電壓絕對值均為0.35V，電源電壓VDD=0.9V，則采用低閾值器件（LVT）設(shè)計(jì)時(shí)，最可能出現(xiàn)的靜態(tài)功耗來源是A.亞閾值漏電流?B.柵氧隧穿?C.反偏PN結(jié)漏?D.熱載流子注入答案：A解析：LVT器件閾值降低，亞閾值斜率不變，導(dǎo)致亞閾值漏電流指數(shù)級上升，成為90nm以下節(jié)點(diǎn)靜態(tài)功耗主因。2.某8bitSARADC采用單調(diào)電容陣列，單位電容Cu=20fF，若最高位MSB電容為1.28pF，則陣列總電容為A.5.12pF?B.2.56pF?C.1.28pF?D.10.24pF答案：A解析：單調(diào)陣列總電容=2?·Cu=256×20fF=5.12pF。3.在65nm工藝下，一條最小寬度金屬1導(dǎo)線長1mm，方塊電阻R□=0.2Ω/□，邊緣電容0.1fF/μm，則其RC延遲常數(shù)約為A.0.2ps?B.20ps?C.200ps?D.2ns答案：C解析：R=0.2Ω/□×(1000μm/0.1μm)=2kΩ；C=0.1fF/μm×1000μm=0.1pF；τ=RC=200ps。4.對于折疊共源共柵（FoldedCascode）OTA，若輸入對管跨導(dǎo)gm=2mS，輸出節(jié)點(diǎn)總電容CL=1pF，則單位增益帶寬GBW為A.318MHz?B.200MHz?C.159MHz?D.100MHz答案：A解析：GBW=gm/(2πCL)=2×10?3/(2π×1×10?12)≈318MHz。5.在數(shù)字標(biāo)準(zhǔn)單元庫中，定義“邏輯努力”p為寄生延遲，若反相器本征延遲為2.5ps，則2輸入NAND的p值約為A.1?B.2?C.3?D.4答案：B解析：2輸入NAND上下拉網(wǎng)絡(luò)各增加一支串聯(lián)管，等效電阻加倍，本征延遲≈2×2.5ps，故p=2。6.采用DDS方式產(chǎn)生1GHz正弦波，相位累加器位寬32bit，時(shí)鐘頻率500MHz，則頻率分辨率約為A.0.116Hz?B.1.16Hz?C.11.6Hz?D.116Hz答案：A解析：Δf=fclk/232=500×10?/232≈0.116Hz。7.在LDO設(shè)計(jì)中，若誤差放大器增益80dB，輸出級導(dǎo)通電阻50mΩ，負(fù)載電流100mA，則低頻負(fù)載調(diào)整率為A.0.5μV/mA?B.5μV/mA?C.50μV/mA?D.500μV/mA答案：B解析：ΔVout=IL·Rout/(1+T)，T=10?，ΔVout/ΔIL≈50mΩ/10?=5μΩ→5μV/mA。8.對于28Gb/sNRZSerDes，若信道損耗12dB@14GHz，采用2tapDFE，抽頭系數(shù)c1=0.25，則最大可補(bǔ)償?shù)腎SI量約為A.3dB?B.6dB?C.9dB?D.12dB答案：C解析：DFE補(bǔ)償量≈?20log(1?c1)=?20log(0.75)≈2.5dB/抽頭，2抽頭共≈5dB，但首抽頭可抵消主ISI9dB。9.在FinFET結(jié)構(gòu)中，若鰭高Hfin=25nm，鰭寬Wfin=8nm，等效氧化層厚度EOT=0.9nm，則亞閾值斜率最接近A.60mV/dec?B.70mV/dec?C.80mV/dec?D.90mV/dec答案：B解析：FinFET三維柵控使SS接近理想60mV/dec，但源漏隧穿與界面缺陷引入額外10mV/dec。10.對于3DNAND，若采用128層堆疊，位線電容CBL=200fF，單元電流ICELL=20nA，則位線放電延遲約A.1μs?B.10μs?C.100μs?D.1ms答案：B解析：Δt=CBL·ΔV/ICELL，取ΔV=0.2V，t=200fF×0.2V/20nA=2μs，考慮RC折線≈10μs。二、多項(xiàng)選擇（每題3分，共15分，多選少選均不得分）11.下列技術(shù)可有效抑制SRAM半選擾動(dòng)（HalfSelectDisturb）的有A.8T單元?B.位線預(yù)充電至VDD/2?C.負(fù)位線寫輔助?D.列級電源門控?E.讀復(fù)制位線答案：A、C、D解析：8T隔離讀寫；負(fù)位線提升寫能力；列級電源門控切斷半選單元通路；B與E與半選無關(guān)。12.在PLL中，以下措施可降低帶內(nèi)相位噪聲A.提高電荷泵電流?B.降低環(huán)路帶寬?C.增大VCO增益?D.采用低噪聲參考?E.降低分頻比N答案：A、D、E解析：帶內(nèi)噪聲∝kT/Icp+N2·Lref；提高Icp、降低N、低噪?yún)⒖贾苯觾?yōu)化。13.關(guān)于片上網(wǎng)絡(luò)（NoC）虛通道（VC）路由器，正確的是A.VC可緩解隊(duì)頭阻塞?B.VC數(shù)目越多面積線性增加?C.VC分配需仲裁?D.VC可減少平均延遲?E.VC可提高最大吞吐答案：A、C、D、E解析：VC通過多隊(duì)列解耦，提高鏈路利用率；但面積隨VC×Buffer深度超線性。14.在14nm以下工藝，導(dǎo)致器件閾值電壓漲落（Pelgrom漲落）的主要來源A.溝道摻雜隨機(jī)離散?B.線邊緣粗糙度?C.金屬柵顆粒效應(yīng)?D.柵氧厚度漲落?E.應(yīng)力記憶效應(yīng)答案：A、B、C、D解析：A為傳統(tǒng)Pelgrom；B、C、D在FinFET/Nanosheet中顯著；E為系統(tǒng)偏移。15.關(guān)于3DIC微凸塊（μbump）與混合鍵合（HybridBonding），正確的是A.μbump節(jié)距>10μm?B.HybridBonding節(jié)距<1μm?C.μbump需底部填充?D.HybridBonding無需焊料?E.μbump熱阻更低答案：A、B、C、D解析：HybridBonding采用CuCu直接鍵合，節(jié)距小、無焊料；μbump熱阻反而高。三、填空（每空2分，共20分）16.某65nm反相器本征延遲τ=3ps，若采用FO4負(fù)載，則級延遲為________ps。答案：12解析：FO4≈4τ。17.一個(gè)12bit1MS/sSARADC，采用單調(diào)電容陣列，若單位電容Cu=10fF，則采樣開關(guān)熱噪聲kT/C對應(yīng)的有效位數(shù)損失約________bit。答案：0.3解析：vnrms=√(kT/C)=0.64mV；滿量程1V，LSB=244μV；SNRdrop=20log(0.64m/0.244m/√12)≈2dB→0.3bit。18.在28Gb/sPAM4SerDes中，若信道插入損耗10dB@14GHz，CTLE提供6dB增益，則剩余損耗需由DFE補(bǔ)償________dB。答案：4解析：PAM4需維持眼高，總損耗預(yù)算10dB，CTLE補(bǔ)6dB，DFE補(bǔ)4dB。19.某LDO輸出1.2V，負(fù)載100mA，dropout電壓150mV，則功率管導(dǎo)通電阻為________Ω。答案：1.5解析：Rdrop=150mV/100mA=1.5Ω。20.采用16nmFinFET，若鰭高30nm，鰭寬7nm，溝長20nm，則單鰭有效驅(qū)動(dòng)電流約________μA/μm。答案：900解析：16nm單鰭≈0.9mA/μm（N管）。21.在3DNAND中，若采用TLC存儲(chǔ)，每單元3bit，128層堆疊，則每平方毫米理論容量約________Gb。答案：1.2解析：單元面積4F2，F(xiàn)=20nm→4×(20nm)2=1.6×10?3μm2；128層×3bit/1.6×10?3≈1.2Gb/mm2。22.某PLL參考頻率100MHz，分頻比N=32，環(huán)路帶寬1MHz，則鎖定時(shí)間約________μs。答案：8解析：鎖定時(shí)間≈2π/ωc·ln(誤差)<1%，ωc=2π×1MHz→8μs。23.在7nmEUV光刻中，若NA=0.33，k1=0.35，則最小半節(jié)距為________nm。答案：18解析：HP=k1·λ/NA=0.35×13.5nm/0.33≈18nm。24.采用FinFET設(shè)計(jì)SRAM，若讀裕度SNM需>180mV，則單元β比（PD/PG）至少為________。答案：2解析：通過蝴蝶曲線仿真，β=2時(shí)SNM≈185mV。25.某片上LDO采用NMOS功率管，需產(chǎn)生1V輸出，輸入1.2V，則電荷泵需提供最低________V。答案：1.4解析：NMOS柵需>Vout+Vth≈1V+0.4V=1.4V。四、簡答與計(jì)算（共45分）26.（8分）某28nm2GHz四核處理器，每核動(dòng)態(tài)電容Cdyn=2nF，活動(dòng)因子α=0.3，電源0.9V。若采用DVFS降至1GHz、0.7V，求每核功耗降低比例。答案：原Pdyn=αCdynV2f=0.3×2nF×0.92×2GHz=0.972W新Pdyn=0.3×2nF×0.72×1GHz=0.294W降低比例=(0.972?0.294)/0.972≈69.8%解析：電壓平方效應(yīng)占主導(dǎo)。27.（8分）設(shè)計(jì)一個(gè)CMOS反相器鏈驅(qū)動(dòng)10pF負(fù)載，第一級輸入電容Cin=10fF，求最優(yōu)級數(shù)N與每級尺寸放大因子f，使延遲最小。答案：總放大F=10pF/10fF=1000N=lnF/lnf，最優(yōu)f=e≈2.72，取整N=7，f=1000^(1/7)≈2.69延遲τtot=N·f·τ=7×2.69×3ps≈56ps解析：經(jīng)典幾何級數(shù)優(yōu)化。28.（9分）某SARADC采用分段電容陣列，高6位采用二進(jìn)制，低6位采用C2C衰減結(jié)構(gòu)，單位電容Cu=20fF，（1）求陣列總電容；（2）若衰減電容Ca=Cu，求衰減因子；（3）若MSB建立要求時(shí)間常數(shù)<100ps，且開關(guān)電阻Rs=200Ω，是否滿足？答案：（1）高段Ctotal=2?Cu=1.28pF；低段C2C等效64Cu；總電容≈1.28pF+128fF=1.41pF（2）衰減因子=Cu/(Cu+Ca)=1/2（3）τ=Rs·C=200Ω×1.41pF=282ps>100ps，不滿足，需降低Rs或分段驅(qū)動(dòng)。解析：C2C節(jié)省面積但引入衰減誤差與延遲。29.（10分）設(shè)計(jì)一個(gè)NMOS共源放大器，負(fù)載采用PMOS電流鏡，要求低頻增益Av=60dB，帶寬BW=100MHz，CL=2pF。已知：λn=λp=0.04V?1，μnCox=400μA/V2，μpCox=150μA/V2，VDD=1V。求：（1）所需跨導(dǎo)gm；（2）偏置電流ID；（3）輸入管寬長比(W/L)n，設(shè)L=100nm。答案：（1）Av=gm·ro，ro=1/(λID)，60dB→1000=gm/(λID)→gm=1000λIDBW=gm/(2πCL)→gm=2π×100M×2p=1.26mS代入→ID=1.26m/(1000×0.04)=31.5μA（2）ID=31.5μA（3）gm=√(2μnCox(W/L)ID)→(W/L)n=(1.26m)2/(2×400μ×31.5μ)=63解析：增益帶寬積恒定，需滿足直流與交流雙重約束。30.（10分）某28Gb/sNRZSerDes采用2tapDFE，抽頭系數(shù)c1=0.25，c2=0.1。接收端采樣電平為±1V，信道響應(yīng)為[0.8,0.2,0.1]。求：（1）未采用DFE時(shí)最大ISI眼高損失；（2）采用DFE后殘余ISI峰峰值；（3）若噪聲RMS=15mV，計(jì)算DFE后垂直眼開度。答案：（1）ISIloss=0.2+0.1=0.3V，眼高=1?0.3=0.7V（2）殘余ISI=0.2?c1·0.8+0.1?c2·0.2=0.2?0.2+0.1?0.02=0.08V（3）垂直眼開=0.8?0.08?6×15mV=0.8?0.08?0.09=0.63V解析：DFE消除后標(biāo)干擾，噪聲按6σ估算。五、綜合設(shè)計(jì)（共40分）31.（20分）設(shè)計(jì)一款用于5G手機(jī)射頻前端的28nmCMOS全集成D類功率放大器（PA），工作頻率3.5GHz，輸出功率27dBm，電源0.9V，負(fù)載50Ω。要求：（1）給出拓?fù)溥x擇理由；（2）計(jì)算理論最大漏極效率；（3）設(shè)計(jì)輸出匹配網(wǎng)絡(luò)，采用片上變壓器，求匝數(shù)比與Q值；（4）給出線性化技術(shù)，說明如何滿足ACLR<?45dBc；（5）列出三項(xiàng)主要可靠性挑戰(zhàn)與對策。答案：（1）采用差分共源D類，利用FinFET高ft，零電壓開關(guān)降低損耗。（2）D類理論η=π/4≈78.5%，考慮Ron損耗，實(shí)際η≈65%。（3）Pout=27dBm=0.5W，RL′=VDD2/(2Pout)=0.81/1=0.81Ω；變壓器匝數(shù)比n=√(50/0.81)≈7.8:1，取8:1；初級Q>8，采用厚銅+深溝電容。（4）采用數(shù)字預(yù)失真（DPD）+包絡(luò)跟蹤（ET），DPD采樣反饋路徑，ET調(diào)制電源抑制AMPM。（5）熱載流子：限制Vds<0.7V；金屬遷移：寬銅線+冗余；柵氧擊穿：動(dòng)態(tài)偏置<1V。解析：手機(jī)PA需兼顧效率與線性，D類+DPD+ET為業(yè)界主流。32.（20分）設(shè)計(jì)一款基于RISCV的AIoTSoC，集成AI加速器、DCDC、LDO、BLE5.1、AlwaysOn域。要求：（1）給出電源域劃分與上電序列；（2）AI加速器采用16bit定點(diǎn)，算力1TOPS，時(shí)鐘400MHz，求MAC單元數(shù)目與存儲(chǔ)帶寬；（3）采用片上網(wǎng)絡(luò)（NoC）連接，拓?fù)?DM