CMOS

數(shù)字集成電路原理與分析第六章

CMOS

邏輯門電路第五章內(nèi)容概述VoL:輸出電平為邏輯”0”時的最小輸出電壓Von:輸出電平為邏輯”1”時的最大輸出電壓Vπ:仍能維持輸出為邏輯”1”的最大輸入電壓Vn:仍能維持輸出為邏輯”0”的最小輸入電壓Vm:邏輯閾值，輸出等于輸入時對應(yīng)的輸入電壓延遲時間反相器的輸入波形變化到高電平的50%至輸出波形變化到高電平50%的需要的時間.下降時間反相器的輸出波形從高電平的90%下降至高電平的10%需要的時間，上

升

時

間t

,反相器的輸出波形從高電平的10%上升至高電平的90%需要的時間.VDo輸入高電平

有效范圍過渡區(qū)輸入低電平

有效范圍有效高電平輸出噪聲NM,=VorVNM,aVo-Yu噪聲有效低電平輸出高電平高噪聲容限低噪聲容限低電平aoFour=VsVa.Fn

VaVm-由PMOS和

NMOS

所組

成的互補(bǔ)型電路-CMOS。

輸入穩(wěn)定時總有一個截

止，具有低功耗特點。CMOS

反相器電路結(jié)構(gòu)

CMOS

反相器的靜態(tài)特性噪聲幅值+Va<V→噪聲幅值<V?-Va噪聲幅值+V<V一

噪聲幅值<VorVCMOS

反相器的瞬態(tài)特性CMOS反相器的噪聲容限遲滯反相器三態(tài)反相器Vout要點內(nèi)容

基

本CMOS

靜態(tài)邏輯門要點內(nèi)容

CMOS

復(fù)合邏輯門要點內(nèi)容

MOS

管的串并聯(lián)特性要點內(nèi)容

CMOS

靜態(tài)邏輯門的功耗要點內(nèi)容

CMOS

靜態(tài)邏輯門的延遲要點內(nèi)容

功耗和延遲的折中要點內(nèi)容

傳輸門邏輯電路動態(tài)邏輯電路第6章

CMOS

邏輯門電路ABO=AO=A·BO=A+BApBOnnB

n

n6.1基本CMOS

靜態(tài)邏輯門反

相

器

兩

輸

入

與

非

門兩

輸

入

或

非

門AOOAA兩

輸

入

與

非

門O=A·BAp

A.B01016.1基本CMOS

靜態(tài)邏輯門CMOS

與非門O1110A0011區(qū)

區(qū)ABBOB兩

輸

入

或

非

門VDDO=A+BB0O1016.1基本CMOS

靜態(tài)邏輯門區(qū)?區(qū)

區(qū)區(qū)

區(qū)CMOS或非門O1000A0011ABGNDA

BOpBn※NMOS、PMOS

互補(bǔ)

：(并聯(lián)《====》串聯(lián))NMOS→

輸出為“0”PMOS→輸出為“1”※

與：NMOS串PMOS并

或

：NMOS并PMOS串

：※生成電路為負(fù)邏輯：組成AND和OR時，加一反相器。※晶體管數(shù)為：輸入端子數(shù)的兩倍。6.1基本CMOS

靜態(tài)邏輯門AB

0O=A+B+C第六章

CMOS邏輯門電路·A

B

C三輸入與非門

三輸入或非門多輸入邏輯門O=A

B.CAB0CDO=A·B+C.DDA

BO

Bc

DAc

C6.2CMOS復(fù)合邏輯門CA

○

BA

CB第六章CMOS

邏輯門電路O=(A+B)·(C+D)AB

C

DO=A

B+CBADBA

BCcOA

cD

cC·6.2

CMOS復(fù)合邏輯門第六章CMOS

邏輯門電路BA0011二輸入異或門O=(A+B)·(A+B)O0110AB

A

BB0101A6.2

CMOS復(fù)合邏輯門

復(fù)合邏輯門電路的構(gòu)成方法調(diào)整邏輯關(guān)系式，使得輸出為負(fù)邏輯邏輯關(guān)系為與時，NMOS

串聯(lián)、PMOS

并聯(lián)邏輯關(guān)系為或時，

NMOS并聯(lián)、PMOS

串聯(lián)※改變尺寸可調(diào)整輸入閾值或速度晶體管的驅(qū)動

能力是用其導(dǎo)

電因子k

來表

示的，k值越

大，其驅(qū)動能

力越強(qiáng)。多個

管子的串、并

情況下，其等

效導(dǎo)電因子應(yīng)

如何推導(dǎo)?先考慮兩個閾值電壓相同的MOS

晶體管串聯(lián)

的情況。設(shè)導(dǎo)電因子分別為K1和K?

的兩個

MOS

管串聯(lián)后，其等效導(dǎo)電因子為Keff6.3

MOS管的串并聯(lián)特性

晶體管串聯(lián)的情況整理得Ips=K[(VGs-VT)2-(VGs-VT-Vps)2]設(shè)串聯(lián)的兩個MOS

晶體管的閾值電壓V相同，且工作在線性

區(qū)，則其源漏電流分別為Ips?=K?[(VG-V-VT)2-(VG-V-VD)2]Ips?=K?[(VG-Vs-VT)2-(VG-V-VM)2]對于MOS

管來說，其線性區(qū)電流的表達(dá)式為Ips=K[2(VGs-V)Vps-VB2s]將電流表達(dá)式進(jìn)行如下變換Ips=K[(VGs-VT)2+2(VGs-V)Vps-VB2s-(VGs-VT)2](1

)(2)第六章CMOS邏輯門電路6.3

MOS管的串并聯(lián)特性

晶體管串聯(lián)的情況又因為對于等效后的MOS晶體管來說，其電流表達(dá)式為Ips?=Kef[(VG-Vs-VT)2+(VG-V-VD)2]

(5)對比式(4)和式(5),可得

6.3

MOS管的串并聯(lián)特性晶體管串聯(lián)的情況同理可推出N個管子串聯(lián)使用時，

其等效增益因子為由于bs?=1bs?

,

因此由式(1)和式(2)可得第六章CMOS邏輯門電路將式(3)代入式(1)得(3)其總的源漏電流/bs為Ips=Ips?+Ips?=(K?+K?)[(VG-VT-Vs)2+(VG-VT-VD)2]對并聯(lián)后的等效MOS

管，有Ips=Kef[(VG-V-Vs)2+(VG-VT-VD)2]對比可得Keff=K?+K?同理可推出N個管子并聯(lián)使用時，其等效增益因子為先考慮閾值電壓V相同、導(dǎo)

電因子分別為K1和K?

的兩個MOS

管并聯(lián)的情況。設(shè)其等

效導(dǎo)電因子為Ketf6.3

MOS管的串并聯(lián)特性

晶體管并聯(lián)的情況第六章CMOS邏輯門電路例1、考慮右圖所示的二輸入與非門的情況，

設(shè)標(biāo)準(zhǔn)反相器nMOS管和pMOS管的導(dǎo)電因子

Kn=Kp,

對于邏輯門，設(shè)

Kn?=Kn?=Kn,

Kp?=Kp?=Kp,

為了保證最壞工作條件邏輯門的

驅(qū)動能力要與標(biāo)準(zhǔn)反相器的特性相同，

pMOS管和nMOS管的尺寸應(yīng)如何選取?在一個組合邏輯電路中，為了使各種組合門電路之間能夠很好地匹配，各個邏輯門的驅(qū)動能力都要與標(biāo)準(zhǔn)反相器相當(dāng)，即在最壞的工作條件下，各個邏輯門的驅(qū)動能力要與標(biāo)準(zhǔn)反相器的特性相同。6.3

MOS管的串并聯(lián)特性

晶體管尺寸的設(shè)計第六章CMOS邏輯門電路6.3

MOS管的串并聯(lián)特性

晶體管尺寸的設(shè)計考慮各種輸入情況下上拉管和下拉管的等效導(dǎo)電因子，如下圖所示。(a)

當(dāng)A,B=1,1時，下拉管的等效導(dǎo)電因子Keffn=Kn/2。(b)

當(dāng)A,B=0,0時，上拉管的等效導(dǎo)電因子

Keffp=2Kp。(c)當(dāng)

A,B=1,0或0,1時，上拉管的等效導(dǎo)電因子Kettp=Kp。6.3

MOS管的串并聯(lián)特性綜合以上情況，在最壞的工作條件，即

(a)、

(c)時，應(yīng)使Keffp=K'=KKeffn=K/2=K因為Kn=K故由于通常最終可得第六章

CMOS邏輯門電路晶體管尺寸的設(shè)計又由于可得例2、考慮相同參數(shù)條件下二輸入或非門的晶體管尺寸設(shè)計，如左圖所示考慮各種輸入情況下上拉管和下拉管的等效導(dǎo)電因子，如圖所示。(a)A,B=0,0

時，上拉管的等效導(dǎo)電因子Keffp=Kp/2。(b)A,B=1,1時，下拉管的等效導(dǎo)電因子Keffn=2Kn。(c)A,B=1,0或0,1時，下拉管的等效導(dǎo)電因子Keffn=Kn。6.3

MOS管的串并聯(lián)特性

晶體管尺寸的設(shè)計第六章CMOS邏輯門電路(a)A,B=0,0

(b)A,B=1,1

(c)A,B=1,0

或0,1

6.3

MOS管的串并聯(lián)特性綜合以上情況，在最壞的工作條件，即

(a)、

(c)時，應(yīng)使Keffin=K!=KKeffp=K'/2=K因為Kn=K第六章

CMOS邏輯門電路晶體管尺寸的設(shè)計由于通常最終可得又由于可得故6.4

CMOS靜態(tài)邏輯門的功耗

功耗組成Vdd0靜態(tài)功耗1.當(dāng)輸入信號為0時：

輸出保持1不變，沒有電荷轉(zhuǎn)移2.當(dāng)輸入信號為VDD時：

輸出保持0不變，沒有電荷轉(zhuǎn)移3.當(dāng)輸入信號從0->1(發(fā)生跳變)時：

輸出從“1”轉(zhuǎn)變?yōu)椤?”,有電荷轉(zhuǎn)移動態(tài)功耗第六章CMOS邏輯門電路在輸入為0或1

(VDD)時，兩個

MOS

管中總是一個截止一個導(dǎo)通

,因此沒有從VDD到Vss的直流通

路，也沒有電流流入柵極，因此

其靜態(tài)電流和功耗幾乎為0隨著特征尺寸的減小，泄漏電流功耗變得不可忽視，減小泄漏電

流功耗是目前的研究熱點之一。6.4

CMOS靜態(tài)邏輯門的功耗

功耗組成：靜態(tài)功耗對于深亞微米器件，存在泄漏電流leakageVopVour第六章

CMOS邏輯門電路VDDVop漏極擴(kuò)散

結(jié)漏電流亞閾值

漏電流輸入為

高電平輸入為

低電平(b)

等效電路(a)

電路圖○輸出VINo一輸出OVouTVo由少數(shù)載流子的擴(kuò)散引起，類似雙極晶體管折中V+降

低

，Isb增

大6.4

CMOS靜態(tài)邏輯門的功耗亞閾值漏電流柵極(G)VG源極(S)

lD

漏極(D)功耗組成：靜態(tài)功耗反向偏置二極管漏電流IDL=Js×AJs=10～100pA/μm2(25℃

、0.25μm

CMOS的Js

每9℃翻一倍!)第

六

章CMOS

邏輯門電路E-0540.4

0.6

0.8Gatevoltage(V)PlanarFinFETReduced但V-增加，速度減慢Chanelcurent(normalized)0.0000VD6.4

CMOS靜態(tài)邏輯門的功耗1.

短路電流功耗：在輸入從0到1或者從1到0

瞬變過程中，NMOS

管和PMOS

管都處于導(dǎo)通狀態(tài)，此時存在一個窄的從VDD到Vss的電流脈沖，由此引起的功耗叫短路電流功耗。2.

瞬態(tài)功耗：在電路開關(guān)動作時，對輸出端負(fù)載電容進(jìn)行充放電引起的功耗。功耗組成：動態(tài)功耗Vop電容充放電電

流

。VoUT短路電

流VIn。假設(shè)交變電流i”的波形為三角形，

P

可近似為：Pdyn=E*f=CVDD2f動態(tài)(翻轉(zhuǎn))的能量和功耗：與驅(qū)動器件的電阻無關(guān)為減小功耗需要減小C,VDD

和f

(平均轉(zhuǎn)換頻率)

6.4

CMOS靜態(tài)邏輯門的功耗

功耗組成：動態(tài)功耗短路電流功耗

瞬態(tài)功耗Vin每次翻轉(zhuǎn)消耗的能量EVoutCLE=1/2CVDD2第六章CMOS邏輯門電路Vdd如何降低

PD?VDDPswitchingorIshort動態(tài)功耗PD■

短路電流功耗■

瞬態(tài)功耗(電容充放電功耗)PD=E*f=CLVDD2f·減小功耗需要減小C,VDD

和f最有效的方法?

VDD6.4

CMOS靜態(tài)邏輯門的功耗

降低動態(tài)功耗集成電路的發(fā)展趨勢之一：電源電壓VoD越來越低!Pshort-ciruit-FFFF方案一：降低電源電壓FF折中功耗減小

速度變慢多電源電壓電路FF?關(guān)鍵通路對于電路中的非關(guān)鍵通路采用較低的電源電壓供電以減小功耗，

而對于關(guān)鍵通路則采用較高的電源電壓供電以保證速度。6.4

CMOS靜態(tài)邏輯門的功耗

降低動態(tài)功耗FFFFFFFFFFFF?對于一個電路來說，在電路的某一時刻往往會存在

若干不必要的邏輯門的翻

轉(zhuǎn)，即它們的翻轉(zhuǎn)對電路的輸出不做任何貢獻(xiàn)。針

對具體的設(shè)計，通過采取一定的方法減小邏輯門的翻轉(zhuǎn)次數(shù)是通過降低開關(guān)

活動性來降低動態(tài)功耗的

應(yīng)

用

。設(shè)計電路時盡量減小電路的門數(shù)

以降低功耗，這種方法既可以降

低動態(tài)功耗，也可以降低靜態(tài)功

耗

。6.4

CMOS靜態(tài)邏輯門的功耗

降低動態(tài)功耗思維方法：多個技術(shù)指標(biāo)的折中考慮第六章

CMOS邏輯門電路方案二：降低開關(guān)活動性方案三：減小實際電容當(dāng)電路處于正常工作狀態(tài)時，睡眠晶體管導(dǎo)通，工作時的電路速度

取決于邏輯電路中的低V晶體管；當(dāng)電路處于待機(jī)工作狀態(tài)時，睡

眠晶體管截止，此時的泄漏電流由高V的睡眠晶體管決定6.4

CMOS靜態(tài)邏輯門的功耗

降低靜態(tài)功耗亞閾值漏電

Isub=I?e?(Vas-Yr-Vofse)/nkT](1-e(-qYos/KD)VpDVss高V晶體管

低V晶體管折中功耗減小速度變慢多閾值CMOS技術(shù)第六章CMOS邏輯門電路方案：提高閾值電壓反向器的延遲

(a)電路

(b)輸入從高電平跳變到低電平Vour=(1-e-1/)VDDtpLH=(In2)T?=(In2)RpCL≈0.69RpCLtpHL=(ln2)T?=(ln2)R?CL≈0.69RNCR灬、Rp為等效電阻

C

為負(fù)載電容6.5CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法VIN=VDD(c)輸入從低電平跳變到高電平VouT=e-1/T?VDD設(shè)輸入為階躍信號，則Vout上升(或下降)到0.5VDD時，對應(yīng)第六章CMOS邏輯門電路6.5

CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法Vop與非門的延遲A0—一般只關(guān)注(1)

一

個pMOS晶體管導(dǎo)通時，對應(yīng)的tpH為0.69CRp。

最壞的情況(2)兩個pMOS晶體管導(dǎo)通時，對應(yīng)的tpLH為0.69C(Rp/2)。(3)

兩個nMOS晶體管導(dǎo)通時，對應(yīng)的tpHL為0.69C[(2Rn)。6.5

CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法等效電阻的估算

負(fù)載電容的估算CG0.5

1

1.5

2

2.5VDs/mV當(dāng)晶體管的Vos和VGs

為VDD時對應(yīng)的電阻為R?,則一般取晶體管的平均電阻為0.75R?總負(fù)載電容自身電

容RoVDDo扇出電

容連線電

容第六章CMOS邏輯門電路CL=Cself

+Cwire+Cfanout260240220200180160120100602VoDA

u

/

s

o

I負(fù)載電容的估算CL=Cself

+Cwire+Cfanout自身電容

連線電容6.5

CMOS靜態(tài)邏輯門的延遲扇出電容后級門的輸入而引

起的本級門的電容與輸出端相連的本級電

路電容：N管和P管的漏

端電容之和短線可忽略，長線需

考慮VDDCDBpVIN

VouTCDRn延遲時間的估算方法下面以常見的幾種邏輯門為例來進(jìn)行延遲時間的估算，下面的例子基于以下假設(shè)。(1)所有邏輯門的扇出數(shù)都為1,即后級負(fù)載所帶的同類門數(shù)為1個。(2)忽略連線電容。(3)所有晶體管的柵長取最小尺寸，并設(shè)其為1μm。(4)pMOS

和nMOS

器件的工藝參數(shù)如下：單位溝道寬度的柵極電容為CGn,單位

溝道寬度的漏極擴(kuò)散電容為CDn,Vos

均和VGs為

VoD時對應(yīng)的單位溝道寬度電阻為R?例3、如圖所示的反相器，求輸入信號VIn到輸出信號VouT的

延遲時間，圖6.32中所標(biāo)尺寸為晶體管的柵寬，單位為

μm。6.5

CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法第六章CMOS邏輯門電路例3、如圖所示的反相器，求輸入信號VIn到輸出信號VouT的

延遲時間，圖中所標(biāo)尺寸為晶體管的柵寬，單位為

μm。式

中

，T?為反相器自身電容導(dǎo)致的延遲時間(此處用時間常數(shù)表示),Cny為標(biāo)準(zhǔn)反

相器的柵極電容(設(shè)標(biāo)準(zhǔn)反相器中pMOS晶體管的尺寸為nMOS晶體管尺寸的2倍)。CL=(2+1)×CDn+(2+1)×CGn=3CDn+3CG,n因此其時間常數(shù)為T=0.75R?CL=0.75×3CDnR?+0.75×3CGnR?=to+0.75CinyR?Vop

VoD22VIN

VoUT6.5

CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法第六章CMOS邏輯門電路VoU處的負(fù)載電容為例4、如圖所示的與非門，求輸入信號VI

到輸出信號VouT的

延遲時間，圖中所標(biāo)尺寸為晶體管的柵寬，單位為

μm。2

2VIN。VoUT

22因此其時間常數(shù)為t=0.75×2×(R?/2)CL=0.75×6CDnR?+0.75×4CGnR?=2t?+(4/3)CinR?6.5

CMOS靜態(tài)邏輯門的延遲VoUT處的負(fù)載電容為CL=(2+2+2)×CDn+(2+2)×CGn=6CDn+4CGn第六章CMOS邏輯門電路延遲時間的估算方法2222VoUT處的負(fù)載電容為CL=(3/2+3/2+3/2)×CD.n+(3/2+3/2)×CGn=(9/2)CD.n+3CGn因此其時間常數(shù)為t=0.75×2×(3/2)C=0.75×(9/2)Cpn(4/3)R?+0.75×3CGn(4/3)R?=2to+0.75×(4/3)CinvR?6.5CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法Vop例5、如圖所示的與非門，求輸入信號V?n到輸出信號VouT的

延遲時間，圖中所標(biāo)尺寸為晶體管的柵寬，單位為

μm。Voo3VoUT第六章CMOS邏輯門電路3

c3

23

223VoD222VoUTVINVoUT226.5

CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法反相器

與非門與非門CL=(9/2)CD.n+3CG.nT=2t?+0.75×(4/3)CinyR?輸入電容相同電阻比反相器大4/3倍CL=6CDn+4CG,nT=2t?+(4/3)CnR?等效電阻相同電容比反相器大4/3倍CL=3CDn+3CG,nT=To+0.75CinyR?第六章CMOS

邏輯門電路Vop3

23

2VIN。VouTVopVop3

2VIN3

C222222T=Tint+f·LE(0.75CnR?)Tint為自身延遲時間反相器的int為t?,n輸入邏輯門為nt?后級負(fù)載延遲時間：0.75CinvR?

:FO=1

時，反相器的延遲時間

f:F

an

outLE:Logical

Effort

(邏輯因子)邏輯門邏輯因子輸入信號為1個輸入信號為2個輸入信號為3個輸入信號為4個輸入信號為n個反相器1一一一一與非門一4/35/36/3(n+2)/3或非門一5/37/39/3(2n+1)/36.5

CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法第六章

CMOS邏輯門電路6.5CMOS靜態(tài)邏輯門的延遲

延遲時間的估算方法八輸入與非門EDA設(shè)計工具根據(jù)所施加的約束不同，同樣的邏輯功能綜合出來的門級電路則不同(a)4/35/3(c)第六章CMOS邏輯門電路4/3(a)

(b)若

扇

出

數(shù)f=1:(b)(c)tpHL(a)

電路

(b)波形T=0.75R?C=0.75R?Cself

+0.75R?CL=0.75×(3×1fF)×4kΩ+0.75×160fF×4kΩ≈500ps在電路設(shè)計時，經(jīng)常會遇到帶大電容負(fù)載的情況，如例6。

例6、如圖所示，CD.n=1fF/μmCGn=1.5fF/μmRon=4kΩ/μmtpHL=0.69t≈345ps大電容負(fù)載下，信號延時很長6.5

CMOS靜態(tài)邏輯門的延遲

緩沖器最優(yōu)化設(shè)計Wp=2μmCL=160fFA

FWn=lμm第六章

CMOS邏輯門電路AF6.5

CMOS靜態(tài)邏輯門的延遲

緩沖器最優(yōu)化設(shè)計T=0.75RC

減小R增大自身C增加前級延時電路中有若干個類似反相器這樣的單元，不能僅考慮本級的延遲，要在不影響其他電路延遲的基礎(chǔ)上進(jìn)行優(yōu)

化

，就如個人和集體的關(guān)系!T=0.75×[(3fF+13.5fF)×4kΩ+(9fF+40.5fF)×4kΩ/3+(27fF+160fF)×4kΩ/9]≈161pstpHL=0.69t≈11lpsWp=2μm

Wp=6μm

Wp=18μmCL=160fFW?=lμm

W?=3μm

W?=9μm增加緩沖器可

以縮短延遲時

間6.5

CMOS靜態(tài)邏輯門的延遲

緩沖器最優(yōu)化設(shè)計在前面，緩沖器尺寸3倍3倍地成段增大，接下來改變緩沖器級數(shù)和尺寸，計算其延遲時間Wp=2μmWp=4μmWp=8μmWp=16μmWp=32μmCL=160fFW=lμm

W?=2μm

W=4μm

W?=8μm

W?=16μm過多的緩沖器反而使延遲時間增大，也會帶來額外的面積和功耗第六章CMOS邏輯門電路tpHL=0.69t=126ps6.6功耗和延遲的折中存在局限性，

不含時序信息,即無法表現(xiàn)出延遲式中，Pavg是門的平均功耗，t是門的平均傳輸延遲。只考慮門的主要功耗來源，可得到需要一種衡量標(biāo)準(zhǔn)功耗延遲積

(PowerDelayProduct,PDP)第六章CMOS邏輯門電路延遲功耗折中EDP=PDP·t前面已經(jīng)得到了PDP的等式，下面給出t

的

估算表達(dá)式。因為所以因此定義另一種衡量標(biāo)準(zhǔn)，即用延遲乘以

PDP,叫能量延遲積

(Energy

DelayProduct,EDP)6.6功耗和延遲的折中第六章

CMOS邏輯門電路帶入前式可得到可得輸入信號可以從柵極、源極、漏極輸入使用傳輸門構(gòu)成傳輸門邏輯6.7傳輸門邏輯電路

基本的傳輸門第六章

CMOS邏輯門電路為了恢復(fù)全振幅，輸出

端增加電荷保持電路。6.7傳輸門邏輯電路

基本的傳輸門第六章

CMOS邏輯門電路不能正確傳輸高電平NMOS

傳輸門基本的傳輸門CMOS

傳輸門Va↑oVA(a)

電路符號

(b)傳輸特性曲線6.7傳輸門邏輯電路高電平低電平都可

以正確傳輸?shù)请娐芬?guī)模增大CMOS

靜態(tài)邏輯門中為

什么要用負(fù)邏輯?采用正邏輯會有什么問題第六章

CMOS邏輯門電路不能正確傳輸?shù)碗娖絇MOS

傳輸門6.7傳輸門邏輯電路

常見的傳輸門邏輯電路傳輸門邏輯電路舉例第六章CMOS

邏輯門電路二

選

一

多

路

開

關(guān)

(CMOS

傳

輸

門

)四

選

一

多

路

開

關(guān)

(CMOS

傳

輸

門

)二

選

一

多

路

開

關(guān)

(nMOS

傳

輸

門

)6.7傳輸門邏輯電路傳輸門邏輯電路舉例二

輸

入

異

或

門

A0

B

O

001010100111(a)nMOS

傳輸門邏輯A001B010O0110第六章CMOS邏輯門電路常見的傳輸門邏輯電路二

輸

入

同

或

門(b)CMOS傳輸門邏輯(b)CMOS

傳輸門邏輯(a)nMOS

傳輸門邏輯11BBAoF=ABBAoF=AB(a)

與/與非邏輯

(b)

或/或非邏輯特點一

：傳輸門邏輯電路由兩個控制信號相反的傳輸門并聯(lián)構(gòu)成，

相同的電路結(jié)構(gòu)，在輸入信號不同時，可構(gòu)成不同的邏輯功能。6.7傳輸門邏輯電路第六章

CMOS邏輯門電路○F=A④BoF=A④B常見的傳輸門邏輯電路傳輸門邏輯特點(c)

異或/同或邏輯AAAABAB0F=A+BF=A+BB

oBBC?

Ci-1

Cn特點二：當(dāng)傳輸門級聯(lián)時，隨著段數(shù)的增加，其傳輸延遲變大，需

要在傳輸門邏輯電路中插入反相器以提高其驅(qū)動能力，通常其級聯(lián)

段數(shù)控制在4以內(nèi)。6.7傳輸門邏輯電路利用Elmore近似公式可以求出節(jié)點的時間常數(shù)為D=C?R?+C?(R?+R?)+..+C;(R?+R?+...+R)傳輸門邏輯特點將晶體管等效為電阻時第六章CMOS邏輯門電路常見的傳輸門邏輯電路C

b

af0

0

00

0

10

1

00

11

0

00

11

0011010016.7傳輸門邏輯電路基于BDD的自動邏輯生成(Binary

Decision

Digram)

f第六章CMOS邏輯門電路傳輸門邏輯電路設(shè)計方法ZAX

XB縮減規(guī)則2當(dāng)1節(jié)點的所有傳輸

路徑都?xì)w結(jié)到同一

個下一級節(jié)點時，這

個節(jié)點可以省略.縮減規(guī)則1當(dāng)兩個節(jié)點的傳輸

到下一級節(jié)點的傳

輸路徑完全相同時，

兩個節(jié)點可以縮減

為1個6.7傳輸門邏輯電路

傳輸門邏輯電路設(shè)計方法第六章

CMOS邏輯門電路XA2A1xCCBC

b

af0

00

0

100010106.7傳輸門邏輯電路

傳輸門邏輯電路設(shè)計方法第六章CMOS邏輯門電路C

Cbb↓bb

a

a

a

aa合并01aaa6.7傳輸門邏輯電路

傳輸門邏輯電路設(shè)計方法第六章CMOS邏輯門電路b

baa

abbbbCb0CCaaaaaaVdd

a傳輸變量X

bf傳輸變量Xb第六章

CMOS邏輯門電路bb↓b↓bba

aaab

a

aaVss6.7傳輸門邏輯電路映射MOS管Cbbab

a-CCX

支路到Vdd

X

支路到VssX

支路到VssX支路到Vddbaabaa傳輸門邏輯電路設(shè)計方法C0Ca

a6.7傳輸門邏輯電路

傳輸門邏輯電路設(shè)計方法練習(xí)：采用BDD

方法生成基于傳輸門的異或邏輯F=A④B。第六章

CMOS邏輯門電路ABO0000111011106.7傳輸門邏輯電路

傳輸門邏輯電路設(shè)計方法第六章

CMOS邏輯門電路舉

例Oa5bbb1

06.7傳輸門邏輯電路

傳輸門邏輯電路設(shè)計方法b

b

b

b第六章

CMOS邏輯門電路舉

例(續(xù))1

0aBAbBaaaOa5bbb1

06.7傳輸門邏輯電路

傳輸門邏輯電路設(shè)計方法b

b

b

b第六章

CMOS邏輯門電路舉

例(續(xù))1

0aBAbBaaa時鐘信號YopMCL動態(tài)邏輯電路輸出高低電平時靠電容的電

荷保持機(jī)理維持高電平。M邏輯部分

求值管GND邏輯部分由輸出低電平的NIMOS

網(wǎng)組成輸出信號與電源之間插入了柵控制極為時鐘信號的PMOS,NMOS

網(wǎng)與地之間插入了柵控制極為時鐘信號的NMOS6.8動態(tài)邏輯電路

基本動態(tài)邏輯電路的工作原理第六章

CMOS邏輯門電路預(yù)充管nMOS網(wǎng)絡(luò)6.8動態(tài)邏輯電路

基本動態(tài)邏輯電路的工作原理GNDGND2NORGND2NANDB-Mn

M。第六章CMOS邏輯門電路VopMCL典型CMOS

動態(tài)邏輯電路結(jié)構(gòu)VooMpnMOS網(wǎng)絡(luò)M.YopMF=A·B(a)

動態(tài)邏輯電路

(b)

預(yù)充電階段的等效電路時鐘脈沖為低電平時圖(b):M

管

導(dǎo)

通

，M

管截止，輸出為VDD時鐘脈沖為高電平時圖(a):Mp

管截止，M

管導(dǎo)通，輸出為所定邏輯6.8動態(tài)邏輯電路

基本動態(tài)邏輯電路的工作原理第六章CMOS邏輯門電路VopMpCLnMOS網(wǎng)絡(luò)Ma

MaGND

GND(a)

(b)p網(wǎng)CMOS

動態(tài)邏輯電路時鐘脈沖為高電平時：Mp

管截止，M

管導(dǎo)通，輸出為GND時鐘脈沖為低電平時：Mp

管導(dǎo)通，M

管截止，輸出為所定邏輯與n網(wǎng)CMOS

動態(tài)邏輯電路不同的是p網(wǎng)CMOS

動態(tài)邏輯電路中的預(yù)充管為Mn,取值管為M。pMOS

晶體管的導(dǎo)電能力

比nMOS

晶體管差，所以通常采用速度比較快的n網(wǎng)邏輯來實現(xiàn)動態(tài)邏輯電路6.8動態(tài)邏輯電路

基本動態(tài)邏輯電路的工作原理第六章CMOS邏輯門電路pMOS

網(wǎng)絡(luò)VopMpso優(yōu)

點YooM,LCM.GND2NOR

2NAND靜態(tài)邏輯電路YopTP?

TP?B

o

CTP?TN?TN?※節(jié)省面積，輸入電容減半※只使用開關(guān)速度比較高速的NMOS,速度更

快，常用于高速電路※

靜態(tài)功耗小，晶體管數(shù)目少，功耗比靜態(tài)

邏輯電路更低6.8動態(tài)邏輯電路

CMOS動態(tài)邏輯電路的優(yōu)缺點第六章CMOS邏輯門電路2NOR2NAND動態(tài)邏輯電路VopTN?TN?GNDTP?VopM必在邏輯取值階段，只允許一次放電必存在時間制約，對于單一時鐘：在第1級反相器的輸出邏輯被正確取值

之前，已被預(yù)充電至VDD的輸出端會使下一級反相器的輸出端發(fā)生放電6.8動態(tài)邏輯電路

CMOS不改進(jìn)CMOS動態(tài)邏輯電路結(jié)構(gòu)，是不能直接使用的第六章CMOS邏輯門電路動態(tài)邏輯電路的優(yōu)缺點缺點一級一級跳變像多米①

諾骨牌!VoD↑取值0

預(yù)充電邏輯鏈長要求取值時間長，但太長存在漏電!第六章CMOS邏輯門電路6.8動態(tài)邏輯電路

多米諾邏輯6.8動態(tài)邏輯電路PFnMOS

邏輯網(wǎng)①φ—Co

=MnMOS邏

輯網(wǎng)M.第六章CMOS

邏輯門電路增

加

電

荷

保

持

電路!M

MpVaupVDDFCL多米諾邏輯Por0→0VIN

一VINSΦYounnMOS邏輯網(wǎng)nMOS邏輯網(wǎng)VINIVIN2VIN3VIN?VIN7—Φ一

MM.在評估階段：對PDN網(wǎng)只允許有0→

1跳變對

PUN網(wǎng)只允許有1→

0跳變6.8動態(tài)邏輯電路

多米諾邏輯—VDDnMOS邏輯網(wǎng)第六章

CMOS邏輯門電路省去了反相器!FnMOS邏輯網(wǎng)n-p型多米諾邏輯pMOS

邏輯網(wǎng)nMOS

網(wǎng)(Φ)

VDD樹)下一級nMOS網(wǎng)(Φ)nMOS網(wǎng)

(Φ)6.8動態(tài)邏輯電路

多米諾邏輯第六章

CMOS

邏輯門電路n-p型多米諾邏輯pMOS網(wǎng)

(①)pMOS

邏輯網(wǎng)nMOS

邏輯網(wǎng)VDDφ(a)存在的問題及解決方法取值6.8動態(tài)邏輯電路解決方法：限制最小工作頻率增加電荷保持電路第六章

CMOS邏輯門電路oVou0電荷泄露預(yù)充電(a)存在的問題及解決方法取值6.8動態(tài)邏輯電路解決方法：限制最小工作頻率增加電荷保持電路第六章

CMOS邏輯門電路oVou0電荷共享預(yù)充電Mp

AC

Vss

VpDMA

CD

CcDMBv-[c+cPMn解決方法：增大Cc/CD的比值對中間節(jié)點也進(jìn)行預(yù)充電或輸出端設(shè)計電荷保持電路當(dāng)MA導(dǎo)

通

，M

截止

時，電容Cp會共享電

容Cc的電荷導(dǎo)致輸出

電

壓

Vc從

VDD降至

[Cd(Cc+Cp)]VDD6.8動態(tài)邏輯電路存在的問題及解決方法Cc

MACDMBCBMn第六章CMOS邏輯門電路電荷共享①一MOUTB

一①CBD解決方法：增加輸出負(fù)載降低時鐘的變化速度存在的問題及解決方法變化速度過快的時鐘

信號通過電容耦合到

輸出上，使得輸出信

號產(chǎn)生誤差6.8動態(tài)邏輯電路時鐘饋通VourV時鐘饋通第六章

CMOS邏輯門電路t/s(b)解決方法：信號排序，越先到的信號輸入越靠近地的MOS

管，提前將中間電位放電,減小體效應(yīng)由于nMOS管B

、C

、

D的源極與地不直接

相連導(dǎo)致存在襯偏效

應(yīng)，使得MOS管導(dǎo)通

速度不同，導(dǎo)致電路

速度變慢6.8動態(tài)邏輯電路

存在的問題及解決方法第六章CMOS邏輯門電路體效應(yīng)C?C?C?VDDADCBAYouTCL1.CMOS

靜態(tài)邏輯門由互補(bǔ)的nMOS、pMOS

開關(guān)網(wǎng)絡(luò)串聯(lián)構(gòu)成，晶體管數(shù)量為

輸入信號數(shù)量的2倍。2.

在CMOS

靜態(tài)邏輯門中，當(dāng)邏輯關(guān)系式為“

與

”

時

，nMOS

晶體管串聯(lián)，

pMOS

晶體管并聯(lián)。當(dāng)邏輯關(guān)系式為“或”時，nMOS

晶體管并聯(lián)，pMOS

晶體管串

聯(lián)。改變尺寸可調(diào)整邏輯閾值或速度。3.實現(xiàn)組合邏輯可以采用

CMOS

靜態(tài)邏輯門、傳輸門邏輯電路和動態(tài)邏輯電路這三種結(jié)構(gòu)。CMOS

靜態(tài)邏輯門具有好的噪聲容限、完善的自動化設(shè)計工具，因此是最

常用的一種通用型邏輯設(shè)計方式。但對于大扇入的復(fù)合邏輯門，會導(dǎo)致面積和性能的退化。傳輸門邏輯電路則在一些如多路選擇器、以異或門為主的邏輯(如加法器)等

特定的電路中具有明顯的優(yōu)勢。動態(tài)邏輯電路在實現(xiàn)高速電路方面具有優(yōu)勢，但具有電荷泄漏、電荷分配等效應(yīng)，設(shè)計時需考慮。本章小結(jié)第六章

CMOS邏輯門電路移位累加乘法器并行陣列乘法器

乘法器保留進(jìn)位乘法器樹形乘法器CMOS邏輯功能部件多路開關(guān)超前進(jìn)位加法器二進(jìn)制譯碼器桶形移位器基本知識點

進(jìn)階知識點對數(shù)移位器鏡像加法器算術(shù)邏輯單元傳輸門加法器曼徹斯特進(jìn)位鏈加法器下一章節(jié)知識導(dǎo)圖復(fù)習(xí)先修知識點，預(yù)習(xí)基礎(chǔ)知識點基本邏輯門布爾代數(shù)運(yùn)算互補(bǔ)靜態(tài)CMOS全加器行波進(jìn)位全加器拓展知識點先修知識點一位全加器移位器CMOS

數(shù)字集成電路原理與分析第七章

CMOS

邏輯功能部件第六章內(nèi)容概述1.

靜態(tài)功耗：柵極漏電流、漏極反偏pn結(jié)漏電流及亞閾值電流引起。

IIeak=Igate+Isub+Ipm

采用多閾值，降低電源電壓2.動態(tài)功耗：短路電流和瞬態(tài)電路。Pot=P+Pdp降低電源電壓，減小工作頻率=(CLVB+VpD'max's)f邏

輯

門邏輯因子輸入信號為1個e輸入信號為2個?輸入信號為3個?輸入信號為4個輸入信號為n個反相器?1?一?一?一?一?與非門?—?4/3?5/3?6/3?(n+2)/3?或非門e—?5/3?7/3?9/3?(2n+1)/3?調(diào)整邏輯關(guān)系式，使得輸出為負(fù)邏輯邏輯關(guān)系為與時，

nMOS

串聯(lián)、nMOS

并聯(lián)

邏輯關(guān)系為或時，

nMOS并聯(lián)、pMOS串聯(lián)

改變尺寸可調(diào)整輸入閾值或速度A。F=A+Bo=A+B上拉網(wǎng)最壞情況導(dǎo)電因子相等上拉網(wǎng)最壞情況導(dǎo)電因子CMOS靜態(tài)組合邏輯設(shè)計準(zhǔn)則晶體管串并聯(lián)的導(dǎo)電因子CMOS

靜態(tài)邏輯門的延遲CMOS

靜態(tài)邏輯的功耗晶體管尺寸設(shè)計傳輸門邏輯：同或、異或及選擇器T=nT?+f·LE·Tiny=nt?+f·LE·Tc

R動態(tài)邏輯電路：高速電路(a)與/與非邏輯

(b)或/或非邏輯

(c)異或/同或邏輯GND(e)邏軸取值階段的等效電路GNI)(a)

動態(tài)邏輯電路串聯(lián)并聯(lián)(b)預(yù)充電階段的等效電路π

BC=A·B多路開關(guān)要點內(nèi)容

二進(jìn)制譯碼器要點內(nèi)容

二進(jìn)制加法器和進(jìn)位鏈要點內(nèi)容

算數(shù)邏輯單元和移位器乘法器第7章

CMOS

邏輯功能部件K?K?Y00Do01D?10D?11D?多路開關(guān)也叫數(shù)據(jù)選擇器或多路選擇器，它可以在控制信號的作用下從多個數(shù)據(jù)通道中選擇某一路到輸出端。7.1多路開關(guān)第7章

CMOS

邏輯功能部件晶體管級怎么實現(xiàn)?Y=K?K?D?+K?K?D?+K?K?D?+K?K?D?1bit多路開關(guān)OYy4個3輸入與門、1個4輸入或非門、1個反相器構(gòu)成K?

、K?

取反需要兩個反相器，共46個晶體管從集成電路的角度，還應(yīng)

該要完成哪些設(shè)計呢?MOS

晶體管的具體尺寸上拉網(wǎng)和下拉網(wǎng)的最壞情況4個p管串聯(lián)，3個n管串聯(lián)K

。/4=K/3Wo=(4μ。/3μp)W分析速度，功耗

版圖買，oK?

◎K,oK?

◎K,oKoD?o取反需要兩個反相器

共34個晶體管1.基于邏輯門的電路實現(xiàn)

2.CMOS

組合邏輯規(guī)則構(gòu)建的晶體管級的電路實現(xiàn)7.1多路開關(guān)R。○KoK

。○K,◎KoK?

、K?第7章CMOS

邏輯功能部件Y=K?K?D?+K?K?D?+K?K?D?+K?K?D?1bit多路開關(guān)DyK?K?Y00D?01D?10D?11D?7.1多路開關(guān)3.基于傳輸門邏輯的多路開關(guān)K?在實際應(yīng)用中，多路開關(guān)多采用傳輸門邏輯實現(xiàn)D?

D?D?D?D?(a)

基于二叉判定圖的電路拓?fù)浣Y(jié)構(gòu)(b)電路圖K,

K?

K?K?K?K?K?1bit多

路

開

關(guān)YK?o結(jié)構(gòu)簡單、速度功耗具有優(yōu)勢第7章CMOS

邏輯功能部件K?D?

D?YK?K?oD?[3:0]D?[3:0]D?[3:0]D?[3:0]K0,1K?K?Y[3:0]00D?[3:0]01D?[3:0]10D?[3:0]11D?[3:0]K。K?Y[3:0]K。7.1多路開關(guān)Y[3:0]D?[3:0]D?[3:0]D?[3:0]多路數(shù)據(jù)選擇D?[3:0]7.1多路開關(guān)溫度傳感器濕度傳感器壓力傳感器2026/1/18多路數(shù)據(jù)選擇應(yīng)用實例293

℃UARTSPII2CGPIO多路數(shù)據(jù)選擇數(shù)據(jù)信號地址譯碼器第7章CMOS

邏輯功能部件MUX

INO-IN3oUT

MCU輸入(3bit)輸出(8bit)A?A?A?Y?Y?Y?Y?Y?Y?Y?Y?0001000000000101000000010001000000110001000010000001000101000001001100000001011100000001二進(jìn)制譯碼器是實現(xiàn)代碼轉(zhuǎn)換的

核心組件，它能夠?qū)⒍M(jìn)制碼“翻

譯”成對應(yīng)的輸出信號，被廣泛應(yīng)

用于計算機(jī)、通信系統(tǒng)等領(lǐng)域。Y?=A?A?A?Y?=A?A?A?Y?=A?A?A?Y?=A?A?A?Y?=A?AA?Y?=A?A?A?Y?=A?A?A?Y?=A?A?A?7.2二進(jìn)制譯碼器第7章CMOS

邏輯功能部件3-8譯碼器D-Y,D—Y?D-xD

-Y?A?A?A?二進(jìn)制譯碼器在實際應(yīng)用中發(fā)揮著重要作用。在計算機(jī)的存儲器系統(tǒng)中，二進(jìn)制譯碼器用于選

擇存儲單元，根據(jù)地址信號可準(zhǔn)確找到對應(yīng)的存

儲單元并進(jìn)行數(shù)據(jù)讀/寫；在數(shù)字顯示系統(tǒng)中，二

進(jìn)制譯碼器將二進(jìn)制碼轉(zhuǎn)換為可驅(qū)動數(shù)碼管顯示

的信號，以實現(xiàn)數(shù)字的直觀顯示。Y?=A?A?A?Y?=A?A?A?Y?=A?AA?

Y?=A?AA?Y?=A?A?A?Y?=A?A?A?Y?=A?A?A?7.2二進(jìn)制譯碼器第7章CMOS

邏輯功能部件7.3二進(jìn)制加法器和進(jìn)位鏈An-1Bn-1Cg(m-2)

Coo二進(jìn)制加法的基礎(chǔ)運(yùn)算單元二進(jìn)制加法S=A田BS=ABC?+ABC;+ABC;+ABC;C

。=AB+AC;+BC;A

BC?-

FA

CS二進(jìn)制全加運(yùn)算輸入信號

輸出信號

A

B

C

S

C。0

0

0

00

00

1

1

0

0

10

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

11

1

0

0

1

1

1

1

1

1輸入信號輸出信號ABSC。00000110101011012個加數(shù)及進(jìn)位信號相加

產(chǎn)生和值和進(jìn)位輸出全加(Full

Adder,FA)2個加數(shù)相加產(chǎn)生和值和進(jìn)位輸出半加(Half

Adder,HA)第7章CMOS

邏輯功能部件二進(jìn)制半加運(yùn)算是否有共用電路?C。和值S計算電路

進(jìn)位計算電路第7章

CMOS

邏輯功能部件3二進(jìn)制加法器和進(jìn)位鏈S=ABC;+ABC;+ABC;+ABC;C

。=AB+AC;+BC;VDDVoo一位全加器電路設(shè)計C。S和值計算與進(jìn)位計算模塊的輸入相同A

BFull

adderC1.

互補(bǔ)靜態(tài)CMOS全加器S=ABCi+ABC;+ABCi+ABC;C

。=AB+AC;+BC;S=ABC+Co(A+B+C)Ao“和值”計算中包含與“進(jìn)位產(chǎn)生”計算“進(jìn)位產(chǎn)生”共享依據(jù)靜態(tài)CMOS組合邏輯設(shè)計規(guī)則1bit

晶體管級全加器電路7.3二進(jìn)制加法器和進(jìn)位鏈

一位全加器電路設(shè)計VooYo

連接C?

(關(guān)鍵路徑)的管子盡量靠近輸出端第7章CMOS

邏輯功能部件Bo.共用全加器Ao進(jìn)位計算0B0S和值計算一位全加器電路設(shè)計上拉網(wǎng)優(yōu)化后全加器(鏡像全加器)YooVYoDYo第7章CMOS

邏輯功能部件C?(a)

串并聯(lián)等效電路VopBB(b)

上拉網(wǎng)絡(luò)等效電路7.3二進(jìn)制加法器和進(jìn)位鏈2.鏡像CMOS

全加器VooYooBVooC?0001011工進(jìn)位產(chǎn)生信號進(jìn)位傳輸信號

進(jìn)位取消信號A

B0

00

00

工0

工工0工01

11工G=ABP=A④BD=AB一位全加器電路設(shè)計—OS7.3二進(jìn)制加法器和進(jìn)位鏈3.傳輸門加法器S(G,P)=P④C;PCi010011→→CC?(G,P)=G+PC;第7章CMOS

邏輯功能部件S010100工一位全加器電路設(shè)計VopOS和產(chǎn)生VoD進(jìn)位產(chǎn)生P

o—C;oCoA建立信號VDDA

ABoYop7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS

邏輯功能部件傳輸門加法器晶體管級電路CoC;B

PAP

oA1

A

Ol

d

OVDDMC:o—MaM?4.曼徹斯特進(jìn)位鏈加法器P

為

1

,G

和D

均為0,C

被傳輸至C。G有效時，M導(dǎo)通

，M

截止，進(jìn)位輸出信號被上拉為邏輯1。D

有效時，M截止

，M

導(dǎo)通，進(jìn)位輸出信號被下拉為邏輯0。7.3二進(jìn)制加法器和進(jìn)位鏈第7章CMOS

邏輯功能部件(a)

靜態(tài)方法

(b)

動態(tài)方法一

位全加器電路設(shè)計Do—VDD①MMd

oGd

o第7章CMOS

邏輯功能部件結(jié)

論

：1.逐位進(jìn)位加法器的傳播延時與n成線性關(guān)系2.優(yōu)化逐位進(jìn)位加法器的全加器單元時，優(yōu)

化“

進(jìn)位延時

”

比

“

和延時

”

重要

。A;B?1FACoun-2)

Cocn-1)S.7.3二進(jìn)制加法器和進(jìn)位鏈多位加法器電路設(shè)計tadder=(n-1)tcarry+tsum1.

行波進(jìn)位加法器A?B?HAC?lFACaB?S?S?輸入信號進(jìn)位輸出ABCC。C。000010

010101001011101

00011

0

1101

10101

1

110輸入信號和值輸出ABCSS0000100110010100110110010101011100111110和值計算模塊SS4

BFAC.7.3二進(jìn)制加法器和進(jìn)位鏈C

。=AB+C(A+B)Co=AB+C(A+B)S(A,B,C;)=S(A,B,C;)

C。(A,B,C;)=C。(A,B,C)S=A

田B④CS=A④B

田C進(jìn)位計算模塊全加器FA第7章CMOS

邏輯功能部件AOBoC多位加法器電路設(shè)計C。AOBO—CS采用正負(fù)補(bǔ)償型行波進(jìn)位結(jié)構(gòu)，

nbit加法器的進(jìn)位延遲減少了n-1個反相器的延遲。S.

S?

S,

S?行波進(jìn)位加法器優(yōu)化目標(biāo)：使進(jìn)位通路延遲最小7.3二進(jìn)制加法器和進(jìn)位鏈奇數(shù)單元偶數(shù)單元奇數(shù)單元AoB?

A?B?

A2B?利用加法器的反相特性消除進(jìn)位鏈上的反相器正負(fù)補(bǔ)償型行波進(jìn)位4位加法器多位加法器電路設(shè)計C.Ao

BoCo-C。和值計算模塊偶數(shù)單元A?

B?進(jìn)

位

計算模塊全加器進(jìn)位計算模塊全加器×和

值計算模塊CA°B—C。AO—BO—CHAC2

FAAOBo

CoCaCosFAFA7.3二進(jìn)制加法器和進(jìn)位鏈進(jìn)位輸出信號由動態(tài)曼徹斯特進(jìn)位電路產(chǎn)生和值輸出信號由傳輸門加法器產(chǎn)生第7章

CMOS邏輯功能部件多位加法器電路設(shè)計G=ABP=A田

B2.四位曼徹斯特進(jìn)位鏈加法器3.進(jìn)位旁路加法器P?

G?P

G?P?G?

P?

G?C

FA

Ca

FA

C.FA

Ca

FA

Ca(a)逐位進(jìn)位4位加法器的進(jìn)位傳輸路徑進(jìn)位傳輸信號P

、

進(jìn)位產(chǎn)生信號G

以及進(jìn)位輸

入信號Ck

來生成對應(yīng)各位的進(jìn)位輸出信號進(jìn)位鏈傳輸最壞情況：

P?P?P?P?=1,

進(jìn)位輸入信

號

Co=1,

該信號會沿著整個加法器鏈完成傳輸P?

G?

P?

G?

P?G?CoFA

C

FA

C

FA(b)

進(jìn)位旁路加法器的進(jìn)位傳輸路徑7.3二進(jìn)制加法器和進(jìn)位鏈多位加法器電路設(shè)計S(G,P)=P④C;C

。(G,P)=G+PC;將

P?

P?

P?

P?作為多路開關(guān)的控制信號，當(dāng)其值為1時，進(jìn)位輸入信號Co通過旁路開關(guān)送至進(jìn)位輸出信號C

。3,改善最壞情況時的進(jìn)位信號傳輸延遲。第7章

CMOS

邏輯功能部件P

。

G?C

FAG=ABP=A田

BD=AB多路開關(guān)P?P?P?P?多位加法器電路設(shè)計54行波進(jìn)位加法器進(jìn)位旁路加法器6

4～84~8位以內(nèi)，采用行波進(jìn)位加法器

超過4~8位，采用進(jìn)位旁路加法器ladde=tsetup+mtcary+(n/m-1)tbypass+(m-1)tcay+sumtsetup:進(jìn)位產(chǎn)生信號和進(jìn)位傳輸信號所需要的固定時間cary:

一位進(jìn)位輸出信號的延遲bypass:通過一級旁路多路開關(guān)的傳輸延遲tsum:

產(chǎn)生最后一級“和”所需要的延遲7.3二進(jìn)制加法器和進(jìn)位鏈n位進(jìn)位旁路加法器結(jié)構(gòu)4～7位建立信號'bypass進(jìn)位傳輸?shù)?章CMOS

邏輯功能部件m位n/m個等長的旁路級

每一級含m位0～3位建立信號進(jìn)位傳輸8～11位建立信號進(jìn)位傳輸12～15位建立信號進(jìn)位傳輸Sum