2025年(微電子科學(xué)與工程)集成電路測(cè)試試題及答案一、單選題（每題2分，共30分）1.在CMOS反相器直流特性測(cè)試中，若測(cè)得V_IL=0.8V、V_IH=1.2V，V_DD=1.8V，則該門的噪聲容限低電平NM_L最接近A.0.2V?B.0.4V?C.0.6V?D.0.8V答案：B解析：NM_L=V_IL?V_OL。題目未直接給V_OL，但標(biāo)準(zhǔn)90nm工藝下V_OL≈0.4V，故NM_L≈0.8?0.4=0.4V。2.采用IDDQ測(cè)試篩除“橋接缺陷”時(shí)，以下哪種缺陷最可能被漏檢？A.柵氧針孔?B.金屬線短接到VDD?C.高阻開路?D.漏極襯底結(jié)漏電答案：C解析：高阻開路不會(huì)顯著增加靜態(tài)電流，IDDQ無(wú)法捕捉；其余三項(xiàng)均會(huì)抬高靜態(tài)電流。3.在Scan鏈測(cè)試中，若捕獲階段出現(xiàn)“1→0”跳變丟失，最可能原因是A.時(shí)鐘偏移?B.掃描使能時(shí)序違例?C.捕獲時(shí)鐘脈寬過(guò)窄?D.掃描輸入保持時(shí)間不足答案：C解析：捕獲脈寬不足導(dǎo)致寄存器未能正確鎖存跳變，表現(xiàn)為跳變丟失。4.對(duì)28nmFinFETSRAM進(jìn)行WriteDisturb測(cè)試時(shí)，最應(yīng)關(guān)注的參數(shù)是A.BL下拉電流?B.WL過(guò)驅(qū)動(dòng)電壓?C.位線耦合噪聲?D.單元β比答案：B解析：FinFETSRAM寫裕度主要受WL過(guò)驅(qū)動(dòng)影響，過(guò)驅(qū)動(dòng)不足會(huì)導(dǎo)致寫失敗。5.在BIST結(jié)構(gòu)中，PRPG的“相位偏移”過(guò)大將直接導(dǎo)致A.故障覆蓋率下降?B.測(cè)試功耗上升?C.測(cè)試時(shí)間縮短?D.輸出響應(yīng)未知答案：A解析：相位偏移使偽隨機(jī)序列與故障激活條件失配，覆蓋點(diǎn)丟失。6.若某SoC的JTAG指令寄存器長(zhǎng)度為6bit，則其最大可支持私有指令數(shù)為A.32?B.48?C.63?D.64答案：C解析：6bit共64種編碼，扣除必須保留的BYPASS、IDCODE等，私有指令最多63條。7.在RFPA的LoadPull測(cè)試中，若輸出功率等高線呈“內(nèi)凹”形，說(shuō)明A.阻抗匹配網(wǎng)絡(luò)損耗過(guò)大?B.晶體管出現(xiàn)熱阻升高?C.輸出端存在寄生振蕩?D.負(fù)載牽引系統(tǒng)校準(zhǔn)失敗答案：C解析：內(nèi)凹等高線為穩(wěn)定區(qū)邊界，提示潛在振蕩，需重新調(diào)諧抑制。8.對(duì)LDO進(jìn)行LineTransient測(cè)試時(shí)，若輸出下沖峰值與ESR零點(diǎn)相關(guān)，則降低下沖應(yīng)A.增大輸出電容?B.減小反饋分壓比?C.提高零點(diǎn)頻率?D.降低負(fù)載電流答案：C解析：提高ESR零點(diǎn)頻率可加快環(huán)路響應(yīng)，抑制下沖。9.在2.5D硅中介層測(cè)試中，TSV開路缺陷最可靠的篩出方法是A.直流電阻測(cè)試?B.時(shí)域反射TDR?C.交流耦合電容測(cè)試?D.光發(fā)射顯微鏡答案：B解析：TDR可精確定位TSV開路位置，分辨率<5μm。10.對(duì)GaNHEMT進(jìn)行動(dòng)態(tài)R_ON測(cè)試時(shí)，若R_ON升高隨溫度指數(shù)增加，則主要退化機(jī)制為A.熱電子注入?B.柵極陷阱充放電?C.漏極金屬遷移?D.緩沖層陷阱答案：D解析：緩沖層電子陷阱在高溫下釋放緩慢，導(dǎo)致動(dòng)態(tài)R_ON退化。11.在SerDes抖動(dòng)分解中，若PJ分量呈離散譜線，則最可能來(lái)源是A.電源耦合?B.PLL參考時(shí)鐘?C.熱噪聲?D.串?dāng)_答案：B解析：PLL參考時(shí)鐘雜散直接映射為周期性抖動(dòng)，頻譜離散。12.對(duì)14nm邏輯芯片進(jìn)行LowVmin測(cè)試時(shí)，若Vmin隨溫度升高而降低，則最可能原因是A.亞閾斜率退化?B.金屬線電阻升高?C.漏極誘導(dǎo)勢(shì)壘降低DIBL?D.閾值電壓負(fù)溫度系數(shù)答案：D解析：FinFETVth負(fù)溫度系數(shù)使高溫下器件更快導(dǎo)通，Vmin下降。13.在MemoryBIST中，若MarchC算法檢測(cè)出“↑w0↓r0”失敗，則故障模型為A.狀態(tài)耦合?B.動(dòng)態(tài)讀破壞?D.地址解碼故障?D.固定開路答案：B解析：動(dòng)態(tài)讀破壞指讀操作翻轉(zhuǎn)相鄰單元，MarchC通過(guò)↑w0↓r0激活并檢測(cè)。14.對(duì)PLL進(jìn)行鎖定時(shí)間測(cè)試時(shí)，若參考時(shí)鐘突然跳頻+100ppm，測(cè)得鎖定時(shí)間>500μs，則首要調(diào)整A.環(huán)路帶寬?B.電荷泵電流?C.VCO增益?D.分頻比答案：A解析：環(huán)路帶寬直接決定鎖定速度，帶寬過(guò)窄導(dǎo)致鎖定時(shí)間超標(biāo)。15.在晶圓級(jí)可靠性WLR測(cè)試中，EM測(cè)試結(jié)構(gòu)采用“包絡(luò)線”法提取n值，若n<1，則表明A.晶界擴(kuò)散主導(dǎo)?B.界面擴(kuò)散主導(dǎo)?C.體擴(kuò)散主導(dǎo)?D.測(cè)試溫度過(guò)低答案：B解析：n≈1為晶界，n<1為界面/表面擴(kuò)散，n≈2為體擴(kuò)散。二、多選題（每題3分，共15分，少選得1分，錯(cuò)選0分）16.下列哪些測(cè)試項(xiàng)目屬于“射頻收發(fā)機(jī)產(chǎn)測(cè)”必測(cè)項(xiàng)？A.EVM?B.ACPR?C.NF?D.IP3?E.PSRR答案：A、B、C、D解析：PSRR為電源抑制比，屬直流/低頻參數(shù)，產(chǎn)測(cè)不強(qiáng)制。17.在Scan測(cè)試中，若捕獲模式出現(xiàn)“shifttocapture”故障，可能原因包括A.時(shí)鐘毛刺?B.掃描使能信號(hào)串?dāng)_?C.時(shí)鐘樹平衡失效?D.掃描鏈保持時(shí)間違例?E.電源IRdrop答案：A、B、C、E解析：保持時(shí)間違例發(fā)生在shift階段，而非shifttocapture過(guò)渡瞬間。18.關(guān)于SRAMReadMargin測(cè)試，下列說(shuō)法正確的是A.可通過(guò)降低WL電壓模擬讀干擾?B.位線預(yù)充電壓越高，讀裕度越大?C.單元β比越大，讀裕度越大?D.溫度升高，讀裕度一定減小?E.采用“butterfly”曲線可提取靜態(tài)噪聲裕度答案：A、C、E解析：預(yù)充電壓過(guò)高會(huì)加劇讀破壞；溫度升高對(duì)FinFET可能因Vth下降反而提高裕度。19.在HTOL（高溫工作壽命）測(cè)試中，若早期失效呈“浴盆”前端，則可通過(guò)哪些手段提前篩除？A.burnin?B.動(dòng)態(tài)IDDQ?C.溫循預(yù)處理?D.高壓應(yīng)力VDDmax?E.低頻Scan答案：A、C、D解析：burnin與溫循加速早期失效；VDDmax高壓可激活薄柵氧缺陷；動(dòng)態(tài)IDDQ與低頻Scan對(duì)早期失效篩出效率低。20.對(duì)3DNAND進(jìn)行ProgramDisturb測(cè)試時(shí)，需監(jiān)控哪些參數(shù)？A.未選串位線漏電?B.選串溝道電勢(shì)?C.未選頁(yè)WL耦合噪聲?D.體效應(yīng)引起的Vth漂移?E.源極線電阻壓降答案：A、B、C、E解析：體效應(yīng)主要影響選中單元，非disturb直接參數(shù)。三、判斷題（每題1分，共10分，正確打“√”，錯(cuò)誤打“×”）21.在DFT中，若掃描鏈采用“混合時(shí)鐘域”設(shè)計(jì)，則必須插入LockupLatch以避免保持時(shí)間違例。答案：√解析：跨時(shí)鐘域需鎖存器吸收偏移。22.對(duì)于同一工藝節(jié)點(diǎn)，F(xiàn)inFET的亞閾擺幅一定小于平面MOSFET。答案：√解析：FinFET柵控能力強(qiáng)，典型擺幅60–65mV/dec，平面約70–80mV/dec。23.在RF測(cè)試中，S參數(shù)去嵌入時(shí)，若TRL校準(zhǔn)片阻抗與DUT阻抗差異>5Ω，則去嵌入誤差可忽略。答案：×解析：阻抗差異會(huì)引入反射誤差，需重新設(shè)計(jì)校準(zhǔn)片。24.對(duì)LDO進(jìn)行PSRR測(cè)試時(shí)，若負(fù)載電流為零，則測(cè)得PSRR一定最差。答案：×解析：零載時(shí)環(huán)路增益高，PSRR反而更好；重載時(shí)增益下降，PSRR變差。25.在MemoryBIST中，若使用MarchRAW算法，可檢測(cè)所有靜態(tài)耦合故障。答案：×解析：MarchRAW無(wú)法覆蓋動(dòng)態(tài)耦合及某些NPSF故障。26.對(duì)GaN器件進(jìn)行StepStress測(cè)試時(shí)，若柵極應(yīng)力電壓>額定值1.5倍，則失效機(jī)制一定轉(zhuǎn)為柵氧擊穿。答案：×解析：GaN無(wú)柵氧，失效為柵極肖特基退化或介質(zhì)擊穿。27.在晶圓級(jí)可靠性中，JEDEC規(guī)定EM測(cè)試溫度需≥150°C，電流密度≥1MA/cm2。答案：√解析：JEP154明確最低應(yīng)力條件。28.對(duì)于同一封裝，若引線框架銅厚增加，則封裝熱阻R_θJA一定降低。答案：√解析：銅導(dǎo)熱系數(shù)高，厚度增加降低熱阻。29.在SerDes抖動(dòng)測(cè)試中，若RJRMS值>0.1UI，則眼圖一定閉合。答案：×解析：RJ需結(jié)合DJ評(píng)估，單獨(dú)0.1UIRJ未必閉合。30.對(duì)2.5D芯片，若微凸點(diǎn)間距<40μm，則必須采用CuCu直接鍵合以降低電阻。答案：×解析：可采用Sn微凸點(diǎn)+熱壓鍵合，CuCu非必須。四、填空題（每空2分，共20分）31.在28nm工藝下，典型NMOS的I_ON/I_OFF比值約為________（數(shù)量級(jí)）。答案：10^5解析：28nm低功耗工藝I_ON≈0.9mA/μm，I_OFF≈10pA/μm。32.對(duì)SRAM進(jìn)行WriteMargin測(cè)試時(shí)，若單元比β=________，則寫裕度通常被認(rèn)為足夠。答案：1.5–2.0解析：β比=下拉管/傳輸管W/L，β≥1.5可保證寫通。33.在JTAGTAP控制器中，狀態(tài)機(jī)共________個(gè)穩(wěn)定狀態(tài)。答案：16解析：IEEE1149.1定義16狀態(tài)。34.對(duì)LDO進(jìn)行LoadTransient測(cè)試，若輸出電容為4.7μF，負(fù)載階躍50mA，則下沖峰值近似與ESR零點(diǎn)f_Z=________成反比。答案：1/(2π·ESR·C)解析：f_Z=1/(2π·ESR·4.7μF)。35.在RF功率放大器LoadPull測(cè)試中，若測(cè)得最佳負(fù)載Z_opt=3.5+j1.8Ω，則對(duì)應(yīng)的歸一化阻抗（50Ω系統(tǒng)）為________。答案：0.07+j0.036解析：歸一化z=Z_opt/50。36.對(duì)3DNAND串，若單元數(shù)為64，則典型Program電壓階躍ΔV_PGM≈________V。答案：0.5解析：64層3DNAND采用ISPP方案，步長(zhǎng)0.5V兼顧速度與干擾。37.在晶圓級(jí)可靠性中，EM失效時(shí)間TF與電流密度j的關(guān)系模型為TF=A·j^(?n)·exp(Ea/kT)，其中n值對(duì)于Cu互連約為________。答案：1.1–1.2解析：Cu界面擴(kuò)散主導(dǎo)，n≈1.1。38.對(duì)SerDes抖動(dòng)分解，若測(cè)得PJ分量為12psRMS，RJ為3psRMS，則總體TJ（BER=10^12）≈________ps。答案：42解析：TJ≈PJ_peak+14·RJ=12·√2+14·3≈17+25=42ps。39.在FinFET工藝中，若柵極長(zhǎng)度L=20nm，則典型亞閾擺幅S.S.=________mV/dec。答案：62解析：理想60mV/dec，考慮界面態(tài)62mV/dec。40.對(duì)2.5D硅中介層，若TSV直徑5μm，深寬比10:1，則TSV深度為________μm。答案：50解析：深度=直徑×深寬比=5×10。五、簡(jiǎn)答題（每題8分，共40分）41.簡(jiǎn)述“動(dòng)態(tài)IDDQ”測(cè)試原理，并給出一種實(shí)現(xiàn)電路示意圖（文字描述即可）。答案：動(dòng)態(tài)IDDQ在時(shí)鐘運(yùn)行狀態(tài)下，于特定向量對(duì)之間插入采樣窗口，利用高速電流積分器捕捉瞬態(tài)電流峰值。若峰值超出閾值，則判定存在橋接或柵氧缺陷。實(shí)現(xiàn)：在VDD路徑串入50mΩ采樣電阻，經(jīng)高速儀表放大器→ADC，F(xiàn)PGA對(duì)比向量同步信號(hào)，窗口10ns，閾值可設(shè)1mA/μm2。解析：傳統(tǒng)IDDQ僅靜態(tài)，動(dòng)態(tài)IDDQ可捕捉瞬態(tài)短路，提高缺陷覆蓋率。42.說(shuō)明在FinFETSRAM中“ReadDisturb”與“ReadMargin”區(qū)別，并給出測(cè)試向量示例。答案：ReadDisturb指讀操作導(dǎo)致存儲(chǔ)節(jié)點(diǎn)翻轉(zhuǎn)，屬動(dòng)態(tài)故障；ReadMargin指靜態(tài)讀穩(wěn)定性，用butterfly曲線面積量化。測(cè)試向量：Disturb——先寫“0”到單元A，連續(xù)讀A相鄰單元B1×10^6次，再讀A驗(yàn)證是否翻轉(zhuǎn)；Margin——通過(guò)掃描WL電壓降，記錄SNM<50mV時(shí)的WL電壓即為讀裕度邊界。解析：二者機(jī)制不同，需分別測(cè)試。43.畫出RFPA“LoadPull”測(cè)試系統(tǒng)框圖，并說(shuō)明如何提取最佳效率點(diǎn)。答案：系統(tǒng)：信號(hào)源→預(yù)放→調(diào)諧器（機(jī)械或電子）→DUT→耦合器→功率計(jì)/頻譜儀→計(jì)算機(jī)。提?。汗潭ㄝ斎牍β?，調(diào)諧器掃描全史密斯圓圖，記錄每點(diǎn)P_OUT、P_DC，計(jì)算η=P_OUT/P_DC，繪制等高線，中心即為最佳效率點(diǎn)。解析：需校準(zhǔn)調(diào)諧器S參數(shù)，去嵌入損耗。44.解釋“NBTI恢復(fù)效應(yīng)”對(duì)DC與AC應(yīng)力測(cè)試結(jié)果差異的影響，并給出AC應(yīng)力頻率建議。答案：NBTI應(yīng)力時(shí)界面陷阱生成，撤壓后部分陷阱恢復(fù)，AC應(yīng)力因占空比<100%，恢復(fù)更顯著，導(dǎo)致ΔVth小于DC。建議AC應(yīng)力頻率>10kHz，確保占空比50%，接近實(shí)際電路工況。解析：低頻<1kHz時(shí)恢復(fù)效應(yīng)被平均，結(jié)果接近DC。45.描述3DNAND“ProgramDisturb”機(jī)制，并給出兩種測(cè)試篩選方法。答案：機(jī)制：未選串的溝道電勢(shì)因高WL電壓耦合升高，電子隧穿至浮柵，導(dǎo)致Vth負(fù)漂。篩選：①提升未選WL電壓至V_pass_max，寫“1”后驗(yàn)證是否變“0”；②采用“階梯V_pass”掃描，記錄首次失效的V_pass值，低于規(guī)格則拒收。解析：需控制溫度與循環(huán)次數(shù)，避免誤篩。六、計(jì)算題（共35分）46.（10分）某28nmCMOS反相器，V_DD=1.0V，V_tn=|V_tp|=0.3V，μ_nC_ox=400μA/V2，μ_pC_ox=160μA/V2，(W/L)_n=0.5μm/28nm，(W/L)_p=1.0μm/28nm，求靜態(tài)噪聲裕度高電平NM_H（假設(shè)V_OH=V_DD，V_OL=0，用最大正方形法）。答案：1.畫butterfly曲線，求反相器切換點(diǎn)V_M。I_Dn=I_Dp??μ_nC_ox(W/L)_n(V_M?V_tn)2=?μ_pC_ox(W/L)_p(V_DD?V_M?|V_tp|)2代入：400×0.5/0.028·(V_M?0.3)2=160×1.0/0.028·(0.7?V_M)2化簡(jiǎn)：200(V_M?0.3)2=160(0.7?V_M)2?√200(V_M?0.3)=√160(0.7?V_M)14.14(V_M?0.3)=12.65(0.7?V_M)?V_M≈0.48V2.求V_IH：令dV_OUT/dV_IN=?1，聯(lián)立小信號(hào)增益，得V_IH≈0.62V3.NM_H=V_OH?V_IH=1.0?0.62=0.38V解析：最大正方形法需迭代，此處采用解析近似。47.（10分）某LDO輸出電容10μF，ESR=10mΩ，負(fù)載階躍0→50mA，求下沖峰值電壓（假設(shè)環(huán)路帶寬100kHz，相位裕度60°，忽略電感）。答案：ΔI=50mA，ESR跌落：V_ESR=ΔI·ESR=50m×10m=0.5mV電容電荷分享：ΔV=Q/C=ΔI·t/C，環(huán)路響應(yīng)時(shí)間t≈1/(3f_c)=3.3μsΔV_C=50m×3.3μ/10μ=16.5mV總下沖≈16.5mV+0.5mV≈17mV解析：簡(jiǎn)化一階模型，實(shí)際需考慮環(huán)路延遲。48.（15分）某64層3DNAND，單元電容C_cell=0.5fF，串?dāng)?shù)8k，頁(yè)大小16kB，Program電壓20V，隧穿氧化層8nm，求單頁(yè)編程能耗（假設(shè)FN隧穿效率1e/cycle，每單元需移入1000e）。答案：每頁(yè)單元數(shù)=16kB×8/1bit=131k總電荷Q=131k×1000×1.6e19=2.1×10^14C能耗E=Q·V=2.1×10^14×20=4.2×10^13J≈0.42pJ解析：忽略譯碼與驅(qū)動(dòng)電路損耗，實(shí)際能耗約1pJ/bit。七、綜合設(shè)計(jì)題（共50分）49.設(shè)計(jì)一款用于5nmSoC的“自適應(yīng)電壓調(diào)節(jié)（AVS）”測(cè)試方案，要求：a)說(shuō)明測(cè)試硬件架構(gòu)（10分）b)給出測(cè)試流程圖與判定算法（15分）c)分析測(cè)