【答案】《數(shù)字設(shè)計(jì)FPGA應(yīng)用》(電子科技大學(xué))章節(jié)期末慕課答案有些題目順序不一致，下載后按鍵盤ctrl+F進(jìn)行搜索第1章FPGA的原理和電路設(shè)計(jì)（第一周）FPGA原理和電路設(shè)計(jì)作業(yè)1.共陽(yáng)極七段數(shù)碼管，帶小數(shù)點(diǎn)，位碼低有效，段碼低有效。如果數(shù)碼管有6個(gè)，要顯示333（右邊3個(gè)數(shù)碼管都顯示3，左邊三個(gè)無(wú)顯示（請(qǐng)給出方案）.要求進(jìn)行分析得出結(jié)論

答案：【共陽(yáng)極低有效，位碼應(yīng)依次為1110008分段碼低有效0000110X正確8分思路清晰，描述清楚4分】2.論述XILINX7系列FPGA的結(jié)構(gòu)。查找表如何實(shí)現(xiàn)組合邏輯函數(shù)。

答案：【能夠清晰的說(shuō)明FPGA的基本結(jié)構(gòu)的及查找表實(shí)現(xiàn)邏輯函數(shù)的原理。能夠清晰表述每個(gè)子結(jié)構(gòu)的功能和構(gòu)成有圖像等其他方法描述】3.如果一個(gè)FPGA的引腳是設(shè)置為有源上拉pullup的輸出引腳，輸出引腳的電平規(guī)格是高電平3.3V，低電平0V.輸出高電平時(shí)提供的電流是-10ma，低電平時(shí)候可以輸入的電流是20ma，如果要驅(qū)動(dòng)一個(gè)LED發(fā)光，并且是輸出為0的時(shí)候LED點(diǎn)亮。已知LED的導(dǎo)通電壓0.7V，最大電流3mA，如何設(shè)計(jì)這樣的電路（提示，計(jì)算外接的電阻）。

答案：【電路設(shè)計(jì)正確20分，其中電阻計(jì)算有誤扣5分，其他部分錯(cuò)一處扣1分?！?.說(shuō)明為什么使用FPGA實(shí)現(xiàn)的是硬件邏輯，使用FPGA進(jìn)行設(shè)計(jì)的基本流程是什么，和使用ARM等單片機(jī)實(shí)現(xiàn)的軟件邏輯的主要區(qū)別是什么，有什么優(yōu)點(diǎn)和缺點(diǎn)。舉例說(shuō)明。

答案：【說(shuō)明實(shí)現(xiàn)硬件邏輯5分，F(xiàn)PGA設(shè)計(jì)基本流程5分，描述和軟件設(shè)計(jì)的區(qū)別5分，舉例5分】5.論述使用查找表實(shí)現(xiàn)組合邏輯的基本原理并舉例說(shuō)明

答案：【論述基本正確12分，舉例8分】FPGA原理和電路設(shè)計(jì)客觀測(cè)試1.單選題：1.4數(shù)碼管共陰極，位選有效，要顯示0，應(yīng)該送段碼（）

選項(xiàng)：

A、11101110

B、00000011

C、11111100

D、00010001

答案：【11111100】2.單選題：數(shù)碼管位選信號(hào)高有效，要點(diǎn)亮數(shù)碼管，應(yīng)該向數(shù)碼管位選輸入端送什么信號(hào)

選項(xiàng)：

A、1

B、0

C、跟數(shù)碼管的類型有關(guān)，不能確定

D、X

答案：【1】3.單選題：根據(jù)你的理解，F(xiàn)PGA時(shí)序邏輯的實(shí)現(xiàn)主要是依賴于什么內(nèi)部邏輯結(jié)構(gòu)

選項(xiàng)：

A、RAM

B、LUT

C、觸發(fā)器

D、多路選擇器

答案：【觸發(fā)器】4.單選題：如果用一個(gè)查找表實(shí)現(xiàn)邏輯函數(shù)，使用XC7A35T最多可以實(shí)現(xiàn)（）輸入1輸出的邏輯函數(shù)

選項(xiàng)：

A、6

B、5

C、7

D、8

答案：【6】5.單選題：要實(shí)現(xiàn)組合邏輯F=AB+BC+CA,使用FPGA實(shí)現(xiàn)時(shí)，在查找表中，地址從0到7的單元中，填寫(xiě)內(nèi)容為1的單元應(yīng)為

選項(xiàng)：

A、0，1，2，3

B、4，5，6，7

C、0，1，2，4

D、3，5，6，7

答案：【3，5，6，7】6.單選題：XILINX7系列FPGA是靠什么實(shí)現(xiàn)組合邏輯的

選項(xiàng)：

A、HARDDISK

B、LUT

C、查找表

D、ROM

E、閃存

F、FLASH

G、觸發(fā)器

H、鎖存器

答案：【LUT】7.多選題：XILINXFPGA的CLB由2個(gè)SLICE組成，SLICE由哪些部分組成

選項(xiàng)：

A、查找表LUT

B、進(jìn)位鏈

C、觸發(fā)器和鎖存器

D、ROM

答案：【查找表LUT;進(jìn)位鏈;觸發(fā)器和鎖存器】第2章VerilogHDL語(yǔ)言與VIVADO（第2，3周）VerilogHDL&VIVADO單元作業(yè)1.作業(yè)題5編寫(xiě)代碼實(shí)現(xiàn)輸入是a（8位）和b（8位）以及s(1位）和時(shí)鐘信號(hào)f（100MHZ），在每秒獲取a和b上的數(shù)據(jù)，當(dāng)s為1時(shí)，輸出a和b中的最大值，當(dāng)s為0時(shí)，輸出a和b中的最小值

答案：【（正確20分，有1處錯(cuò)誤扣1分）】2.某個(gè)模塊有1個(gè)輸入a,時(shí)鐘輸入clk，時(shí)鐘為50M，要獲得1秒周期的方波信號(hào)f，請(qǐng)寫(xiě)出代碼

答案：【正確20分，有1處錯(cuò)誤扣1分】3.某個(gè)模塊有1個(gè)輸入a,4位的輸出f,時(shí)鐘輸入clk，時(shí)鐘為50M；在每個(gè)時(shí)鐘的下降邊沿，將輸入移出到f的低位，同時(shí)將f的低位移到高位。即實(shí)現(xiàn)串并轉(zhuǎn)換。編寫(xiě)該模塊。

答案：【正確10分，有1處錯(cuò)誤扣1分】4.論述使用阻塞賦值和非阻塞賦值的區(qū)別，并舉例說(shuō)明

答案：【論述部分15分，按正確度評(píng)分舉例部分5分】5.1.某個(gè)模塊有3個(gè)4位輸入a,b,c，1個(gè)一位輸入clk2個(gè)4位輸出d，e當(dāng)clk上升邊沿，模塊輸出d的值為a、b、c中最大的數(shù),模塊輸出e的值為a、b、c中最小的數(shù)編寫(xiě)該模塊。

答案：【模塊結(jié)構(gòu)正確8分功能描述正確12分（錯(cuò)1處扣2分）】VerilogHDL&VIVADO單元測(cè)試題1.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc=(a&&b)?a:b;c=?

選項(xiàng)：

A、5

B、4

C、3

D、2

E、1

F、0

G、14

答案：【5】2.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc=(a>b)?a:b;c=?

選項(xiàng)：

A、14

B、13

C、12

D、11

E、15

F、10

答案：【14】3.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc={2{b[2]},a[2:1]};c=?

選項(xiàng)：

A、4'b1110

B、4'b1111

C、3

D、5

E、15

F、16

G、12

H、14

答案：【4'b1110】4.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc=a<<2;c=?

選項(xiàng)：

A、4

B、1

C、0

D、2

答案：【4】5.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc=a|b;c=?

選項(xiàng)：

A、F

B、4'hF

C、4

D、4'b0011

E、4'b3

F、5

答案：【4'hF】6.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc=a&&b;c=?

選項(xiàng)：

A、1

B、2

C、3

D、4

答案：【1】7.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc=a&b;c=?

選項(xiàng)：

A、4’b0100

B、4

C、3

D、4b'0011

E、4'b1101

F、4'hF

答案：【4’b0100】8.單選題：wire[3:0]a,b,c;假設(shè)a,b為模塊的輸入，c為模塊的輸出a=4’b0101b=4’b1110assignc=a+b;c=?

選項(xiàng)：

A、4'b1111

B、4‘b0011

C、4'b0100

D、4'h5

E、4'h3

F、4'h4

答案：【4‘b0011】第3章組合邏輯電路與VIVADO進(jìn)階（4，5周）組合電路設(shè)計(jì)測(cè)試題1.單選題：?timescale1ns/1psmodulesim1;rega,b,c;wiref;dsbjquut(a,b,c,f);【1】initialbegin【2】a=0;b=0;c=0;endalways#10{a,b,c}={a,b,c}+1;【3】endmodule請(qǐng)問(wèn)以上仿真代碼【3】處語(yǔ)句的含義是

選項(xiàng)：

A、每10個(gè)ns，abc組合在一起成為三位變量，值加1。當(dāng)abc為111時(shí)下一次變?yōu)?00

B、每10個(gè)ps，abc組合在一起成為三位變量，值加1。當(dāng)abc為111時(shí)下一次變?yōu)?00

C、每10個(gè)ns，a,b,c的值都加1

D、每10個(gè)ps，a,b,c的值都加1

答案：【每10個(gè)ns，abc組合在一起成為三位變量，值加1。當(dāng)abc為111時(shí)下一次變?yōu)?00】2.單選題：有a,b,c三個(gè)輸入的多數(shù)表決器,實(shí)現(xiàn)的組合邏輯代碼應(yīng)該是

選項(xiàng)：

A、f=ab+ac+bc

B、assignf=a&b||a&c||b&c;

C、assignf=a&b|a&c|b&c;

D、assignf=a&&b||a&&c||b&&c;

答案：【assignf=a&b|a&c|b&c;】3.單選題：實(shí)現(xiàn)與非門的代碼是？

選項(xiàng)：

A、assignf=~(a|b)

B、assignf=~(a&b)

C、assignf=~(a||b)

D、assignf=~(a&&b)

答案：【assignf=~(a&b)】4.單選題：約束文件中，下面代碼的含義是set_propertyPACKAGE_PINR5[get_ports{y_l[0]}]

選項(xiàng)：

A、FPGA的引腳R5連接到高電平

B、FPGA的引腳R5連接到0

C、FPGA的引腳R5連接到端口y_l

D、FPGA的引腳R5連接到端口y_l[0]

答案：【FPGA的引腳R5連接到端口y_l[0]】5.單選題：a是3位的寄存器變量，那么下面仿真代碼的含義是（仿真時(shí)間間隔10ns）always#100a=a+1;

選項(xiàng)：

A、每100個(gè)ns將a的值加1，就是分別為000-111，然后回到000

B、每100個(gè)ns將a的值加1，就是分別為000-111，然后保持為111

C、每10個(gè)ns將a的值加1，就是分別為000-111，然后回到000

D、每10個(gè)ns將a的值加1，就是分別為000-111，然后保持為111

答案：【每100個(gè)ns將a的值加1，就是分別為000-111，然后回到000】6.單選題：modulesim1;regg1;regg2a_l;regg2b_l;reg[2:0]a;wire[7:0]y_l;v74x138uut(g1,g2a_l,g2b_l,a,y_l);【1】...以下省略以上仿真代碼，【1】處調(diào)用的模塊是

選項(xiàng)：

A、沒(méi)有指定具體的模塊

B、74x138

C、uut

D、v74x138

答案：【v74x138】7.單選題：modulev74x138(g1,g2a_l,g2b_l,a,y_l);【1】inputg1,g2a_l,g2b_l;【2】input[2:0]a;【3】output[7:0]y_l;【4】reg[7:0]y_l=0;【5】always@(g1org2a_lorg2b_lora)【6】beginif(g1&&~g2a_l&&~g2b_l)【7】case(a)【8】7:y_l=8?b01111111;6:y_l=8?b10111111;5:y_l=8?b11011111;4:y_l=8?b11101111;3:y_l=8?b11110111;2:y_l=8?b11111011;1:y_l=8?b11111101;0:y_l=8?b11111110;default:y_l=8?b11111111;endcaseelsey_l=8?b11111111;endendmodule以上138實(shí)現(xiàn)代碼，case語(yǔ)句的作用是

選項(xiàng)：

A、沒(méi)有有效的輸入，輸出全有效

B、輸入為3的時(shí)候，輸出y3有效

C、根據(jù)使能和編碼輸入，決定譯碼的輸出

D、根據(jù)輸入編碼，決定譯碼的輸出，輸入為n,輸出y_l[n]有效

答案：【根據(jù)輸入編碼，決定譯碼的輸出，輸入為n,輸出y_l[n]有效】第4章時(shí)序邏輯電路FPGA實(shí)現(xiàn)（6，7，8周）時(shí)序邏輯電路測(cè)試題目1.單選題：以下代碼分析錯(cuò)誤的是always@(qorent)【2】beginif((ent==1)&&(q==15))rco=1;elserco=0;end

選項(xiàng)：

A、只要q或ent變化，那么如果ent為1及q為4'b1111，那么rco為1

B、只要q及ent同時(shí)變化，那么如果ent為1及q為4'b1111，那么rco為1

C、這里的實(shí)現(xiàn)應(yīng)該是組合邏輯

D、q應(yīng)該是4位的寄存器

答案：【只要q及ent同時(shí)變化，那么如果ent為1及q為4'b1111，那么rco為1】2.單選題：以下是case代碼中的分析錯(cuò)誤的是case(state)【6】state_A:beginstate<=state_B;led<=1;endstate_B:beginstate<=state_C;led<=0;endstate_C:beginstate<=state_D;led<=0;endstate_D:beginstate<=state_E;led<=1;endstate_E:beginstate<=state_A;led<=1;enddefault:【7】beginstate<=state_A;led<=1;endendcase

選項(xiàng)：

A、如果當(dāng)前state為state_A，那么時(shí)鐘到來(lái)必然轉(zhuǎn)換到state_B

B、如果當(dāng)前state不為state_A~state_E，那么時(shí)鐘到來(lái)必然轉(zhuǎn)換到state_A

C、系統(tǒng)初始為state_A,在state_E狀態(tài)led為0

D、系統(tǒng)初始為state_A,在state_B狀態(tài)led為1

答案：【系統(tǒng)初始為state_A,在state_E狀態(tài)led為0】3.單選題：parameter【3】state_A=3?b000,state_B=3?b001,state_C=3?b010,state_D=3?B011,state_E=3?B100;這里代碼的含義是

選項(xiàng)：

A、程序中state_A變量的值是0

B、程序中state_A變量的初始值是0，并可以改變

C、程序中state_A符號(hào)常量是0，并在模塊被調(diào)用后不可以改變

D、程序中state_A符號(hào)常量是0，并在模塊被調(diào)用后可以改變

答案：【程序中state_A符號(hào)常量是0，并在模塊被調(diào)用后不可以改變】4.單選題：always@(posedgedivclk)【5】beginq0<=q1&q2;q1<=~q1&q2|q1&~q2;q2<=~q0&~q2;end時(shí)鐘信號(hào)clk是1KHz,這里代碼實(shí)現(xiàn)的是？

選項(xiàng)：

A、組合邏輯的賦值

B、狀態(tài)機(jī)的狀態(tài)變換（非阻塞賦值）

C、divclk為1的時(shí)候進(jìn)行狀態(tài)變換

D、寄存器的阻塞賦值

答案：【狀態(tài)機(jī)的狀態(tài)變換（非阻塞賦值）】5.單選題：always@(posedgeclk)【3】beginif(divclk_cnt==9)begindivclk=~divclk;divclk_cnt=0;endelsebegindivclk_cnt=divclk_cnt+1?b1;endend時(shí)鐘信號(hào)clk是50M，以上代碼實(shí)現(xiàn)的是

選項(xiàng)：

A、對(duì)時(shí)鐘信號(hào)clk進(jìn)行10分頻，輸出是divclk

B、對(duì)時(shí)鐘信號(hào)clk進(jìn)行9分頻，輸出是divclk

C、對(duì)時(shí)鐘信號(hào)clk進(jìn)行10分頻，輸出是divclk_cnt

D、對(duì)時(shí)鐘信號(hào)clk進(jìn)行9分頻，輸出是divclk_cnt

答案：【對(duì)時(shí)鐘信號(hào)clk進(jìn)行10分頻，輸出是divclk】數(shù)字設(shè)計(jì)FPGA應(yīng)用期末考試數(shù)字設(shè)計(jì)FPGA應(yīng)用期末考試1.設(shè)計(jì)一個(gè)HDL模塊b1（時(shí)序邏輯電路），輸入時(shí)鐘clk，輸入1位的a,b,輸出8位的f,1位溢出o。每個(gè)時(shí)鐘對(duì)a,b進(jìn)行采樣，統(tǒng)計(jì)開(kāi)機(jī)以后采集到的a,b上高電平的個(gè)數(shù)，并送出到f。（要求，f數(shù)值超過(guò)255后就不再更改,溢出o置1）

答案：【模塊設(shè)計(jì)正確邏輯描述正確20分，小錯(cuò)誤錯(cuò)一處扣1-2分】2.設(shè)計(jì)一個(gè)HDL模塊a1（組合邏輯電路）,輸入時(shí)4位的a,b,c,d,輸出是其中第3大的數(shù)。

答案：【模塊定義正確邏輯編寫(xiě)正確，小的錯(cuò)誤一處扣1-2分】3.結(jié)合你掌握的國(guó)際國(guó)內(nèi)相關(guān)技術(shù)情況，簡(jiǎn)述你對(duì)HDL和FPGA的發(fā)展和應(yīng)用的認(rèn)識(shí)，所學(xué)知識(shí)和數(shù)字邏輯設(shè)計(jì)課程（數(shù)電）的關(guān)系，學(xué)習(xí)數(shù)字設(shè)計(jì)FPGA應(yīng)用的意義。

答案：【國(guó)際國(guó)內(nèi)發(fā)展情況基本情況HDL和FPGA的發(fā)展和應(yīng)用的認(rèn)識(shí)所學(xué)知識(shí)和數(shù)字邏輯設(shè)計(jì)課程（數(shù)電）的關(guān)系學(xué)習(xí)數(shù)字設(shè)計(jì)FPGA應(yīng)用的意義，其中對(duì)國(guó)家強(qiáng)大發(fā)展的意義3分】數(shù)字設(shè)計(jì)FPGA應(yīng)用期末考試1.單選題：reg[3:0]q=0;assignco=q[1];always@(posedgeclk)q=q+1;請(qǐng)問(wèn)co是時(shí)鐘的幾分頻

選項(xiàng)：

A、2

B、4

C、8

D、16

答案：【4】2.單選題：代碼如下：reg[3:0]q=0;always@(posedgeclk)q=q+1;問(wèn)：16個(gè)時(shí)鐘上升沿之后，q的值是？

選項(xiàng)：

A、0

B、1

C、17

D、15

答案：【0】3.單選題：VerilogHDL語(yǔ)言中，assignf1=b&c;如果b=1010c=1100,那么f1的值是

選項(xiàng)：

A、1000

B、0000

C、0001

D、0010

答案：【1000】4.單選題：FPGA采用了邏輯單元陣列(LCA,LogicCellArray)的概念,內(nèi)部不一定包含

選項(xiàng)：

A、INTERNAT底層驅(qū)動(dòng)模塊

B、可配置邏輯模塊

C、輸入輸出模塊

D、內(nèi)部連線

答案：【INTERNAT底層驅(qū)動(dòng)模塊】5.單選題：電路如圖所示，是一個(gè)時(shí)鐘同步狀態(tài)機(jī)器，設(shè)計(jì)代碼實(shí)現(xiàn)這個(gè)狀態(tài)機(jī)，正確的是？

選項(xiàng)：

A、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x&q1&q0;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=x|q1&~q0;endendmodule

B、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=q0;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=x|q1&~q0;endendmodule

C、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x&q1&q0;always@(posedgeclk)beginq1<=q1^q0;q0<=x|q1&~q0;endendmodule

D、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=0;endendmodule

答案：【moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x&q1&q0;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=x|q1&~q0;endendmodule】6.單選題：以下代碼用于數(shù)碼管位選，其中divclk是1K的時(shí)鐘，問(wèn)下列哪種描述是正確的always@(posedgedivclk)beginif(disp_bit>=5)disp_bit=0;elsedisp_bit=disp_bit+1;case(disp_bit)3'h0:begindisp_dat=dispdata[3:0];an=6'b111110;end3'h1:begindisp_dat=dispdata[7:4];an=6'b111101;end3'h2:begindisp_dat=dispdata[11:8];an=6'b111011;end3'h3:begindisp_dat=dispdata[15:12];an=6'b110111;end3'h4:begindisp_dat=dispdata[19:16];an=6'b101111;end3'h5:begindisp_dat=dispdata[23:20];an=6'b011111;enddefault:begindisp_dat=0;an=6'b111111;endendcaseend

選項(xiàng)：

A、數(shù)碼管位碼低有效，一個(gè)時(shí)間點(diǎn)有一個(gè)數(shù)碼管點(diǎn)亮，每6ms亮1ms

B、數(shù)碼管位碼低有效，數(shù)碼管都是一直點(diǎn)亮的

C、數(shù)碼管位碼高有效，一個(gè)時(shí)間點(diǎn)有一個(gè)數(shù)碼管點(diǎn)亮，每6ms亮1ms

D、數(shù)碼管位碼高有效，數(shù)碼管都是一直點(diǎn)亮的

答案：【數(shù)碼管