1、1、第5章鎖存器、觸發(fā)器和寄存器、吳劍時訂、第5章鎖存器、觸發(fā)器和寄存器、5.1鎖存器5.2D觸發(fā)器5.3主從d觸發(fā)器5.4其他類型的觸發(fā)器5.5寄存器5.6設置修訂例【本章總結】、概要、時序邏輯電路的狀態(tài)通常通過由所述基本柵極電路進行的反饋形成環(huán)路，從而構成所述存儲元件。 存儲元件：鎖存器(latch )觸發(fā)器(flipflop )國內的許多教材統(tǒng)稱為觸發(fā)器，國外教材分別稱為鎖存器和觸發(fā)器，概要、鎖存器和觸發(fā)器的共同點：有邏輯0和邏輯1兩種穩(wěn)定狀態(tài)，不施加信號鎖存器與觸發(fā)器的主要區(qū)別：鎖存狀態(tài)的變化由敏感信號的電平觸發(fā)；觸發(fā)由脈沖信號的邊緣觸發(fā)。 本書采用海外教材命名，有助于讀者閱讀海外文獻

2、，避免因名詞差異而困惑。5.1鎖存器、由基本R-S鎖存器用“與非”門構成的RS鎖存器約束：鎖存器(續(xù))、由“與非”門構成的RS鎖存器、鎖存器(續(xù))、門d鎖存器：門d鎖存器菜單：鎖存器() 選通信號clk=1的期間，q的波形為d的波形變化選通信號clk=0期間，q的值不變。 因為q所保持的值是clk負跳躍前的q所取得的值(d的值)，所以clk負跳躍是在該時刻的重要的時刻?？紤]建立時間和保持時間、延遲對電路操作的影響：保持于d鎖存器中的值是clk負跳躍之前的d可能的值，而clk負跳躍是重要的時刻。 如果d的值在接近按鍵時刻的某時間段變化，則不能預測保持于d鎖存器的值。 另外，建立時間和保持時間在重

3、要的時刻之前的時間段tsu內d必須穩(wěn)定，以便確保電路能夠工作，tsu從被稱為建立時間的重要時刻開始在一個時間段t h內d也必須穩(wěn)定，t h被稱為保持時間。 另外，實現(xiàn)d鎖存器的CMOS，在E=1時TG2截止、TG1導通，Q=D，即q追隨d的變化而變化。 當E=0時，TG1截止，TG2導通，q經(jīng)由TG2形成反饋環(huán)路，使q保持原來的值。 d鎖存器的具體實現(xiàn)有多種方式。 d鎖存器的另一實現(xiàn)方案、d鎖存器的CMOS實現(xiàn)、重點是，將d鎖存器作為一個電路模塊，通過整體把握其外部特性，能夠正確地調用該模塊，構成更大的電路。 調用該模塊時，可以不在意其具體實現(xiàn)是哪種情況。 d鎖存器的另一個實現(xiàn)方案，5.2D觸

4、發(fā)器，時鐘啟動觸發(fā)器的d觸發(fā)器應用最廣泛，有很多實現(xiàn)方案。 下圖為常見之一：d觸發(fā)器(續(xù))、d觸發(fā)器(續(xù))、本章從應用的角度介紹d觸發(fā)器的學習過程，旨在強調d觸發(fā)器的功能特性。 讀者可以在建立更大規(guī)模的電路時正確調用該模塊。 在本書中，將從菜單導出具體電路的任務留在后面的章節(jié)中，作為使用異步時序電路理論求出電路實現(xiàn)的具體例子，站在理論的高度認識d觸發(fā)器上。 d觸發(fā)器的VHDL動作描述、d觸發(fā)器時序模擬波形圖、鍵殘奧儀表：確立時間tsu :以clk上升沿為基準點，d側數(shù)據(jù)在tsu之前必須穩(wěn)定。 保持時間th :以clk的上升沿為基準點，d側數(shù)據(jù)在之后的th期間內必須持續(xù)穩(wěn)定。延遲時間TCO :從

5、clk的上升沿到端口d的數(shù)據(jù)到達輸出端q的延遲時間。 d觸發(fā)器的菜單能夠從d觸發(fā)器的菜單導出d觸發(fā)器的菜單，這兩者相關，但目的不同的激勵表是根據(jù)當前狀態(tài)Qn和下一狀態(tài)Qn 1確定所需要的輸入。d觸發(fā)器激勵方案(接下來)、d觸發(fā)器激勵方案(接下來)、所述激勵方案在Qn=Qn 1時，有兩種選擇： clk保持恒定以確定輸入信號的可能值，其中d可能的值是任意的，即，不相關項。 不控制clk，根據(jù)激勵表適當選擇d的可能值。 此時，激勵信號d的可能值僅與Qn 1相關。 由于Dn=Qn 1多使用不控制clk的方式，所以在介紹其它類型的觸發(fā)器的情況下，不出現(xiàn)控制clk的方式，簡化菜單和激勵菜單而實用化。d觸發(fā)

6、器與d鎖存器的比較，d觸發(fā)器對時鐘信號的邊沿(在上述例子中為上升沿)敏感，d鎖存器對時鐘信號的電平(在上述例子中為高電平)敏感。 將相同的輸入信號集合添加到其對應的輸入端，并且觀察它們的輸出如何不同：d觸發(fā)器與d鎖存器的比較、d觸發(fā)器與d鎖存器的比較(繼續(xù))、以及Q(D_Latch )在clk的高電平時段中隨著輸入信號d的變化而變化、啟用控制的d觸發(fā)器、菜單、啟用控制的d觸發(fā)器(續(xù))、上述方案的注意事項：為了釋放具有clk的正脈沖，必須完全包含ena的高電平，以保持clk的完整性。、5.3主從d觸發(fā)器，構成連接兩個門d鎖存器的主從d觸發(fā)器的前端主鎖存器，后端是從鎖存器。 時鐘信號clk被連接到

7、主鎖存器的柵極端子e，而clk的反相信號clkb被連接到從鎖存器的柵極端子e。從站d觸發(fā)器(續(xù))、準備會話： reset=0觸發(fā)器設置為預期的0狀態(tài)。 clk=1的期間：主鎖存器為柵極，其輸出端Qm從追隨輸入端d的變化而變化的鎖存器的輸入端e起為低電平，并原樣維持，Qs保持不變。 clk=0期間：主鎖存器保持clk下降時d的可取值，其輸出端Qm保持該值。 此時，從鎖存器的輸入端e處于高電平，并且其輸出端Qs跟隨Qm。5.4其他類型的觸發(fā)器、t觸發(fā)器JK觸發(fā)器、t觸發(fā)器在d觸發(fā)器的前端添加2選擇1復用器，構成t觸發(fā)器。 式(5-3)被稱為t觸發(fā)器的狀態(tài)方程式。t觸發(fā)器(繼續(xù))、t觸發(fā)器功能模擬波

8、形： T=0期間，t觸發(fā)器保持原來的狀態(tài)T=1期間，t觸發(fā)器在clk的上升沿使自己的狀態(tài)前后變化，該特性非常適合計數(shù)器的構筑。t觸發(fā)器(續(xù))、t觸發(fā)器激勵表：JK觸發(fā)器在d觸發(fā)器的開頭追加一組邏輯電路，構成JK觸發(fā)器。 式(5-4)被稱為t觸發(fā)器的狀態(tài)方程式。JK觸發(fā)(接著)，解析菜單： J n=K n=1的情況下，JK觸發(fā)作為t觸發(fā)表現(xiàn)。 不滿足上述條件(J n=Kn=1)時，JK觸發(fā)器表現(xiàn)為一個SR觸發(fā)器。 即，將J n=1觸發(fā)器設為1(Set )； 將Kn=1觸發(fā)設定為0(Reset )。JK觸發(fā)器(繼續(xù))、從菜單開始驅動器表：5.5寄存器、n個觸發(fā)器依次排列而構成一個寄存器(regis

9、ter )，能夠保持n位的二進制信息(bit )。 在此基礎上增加一點附加電路，可以滿足某種特殊的要求。 /移位寄存器。 為了簡單起見，移位寄存器的示例、移位寄存器的示例、以及示例5.3具有異步清除功能的二進制增量計數(shù)器是3位二進制計數(shù)器。 計數(shù)器是最簡單的時序電路之一，有廣泛的用途。 本例用非常簡單、簡單、直觀的手動設定修正方法修正了目標電路。 通過事例加深對觸發(fā)功能的理解。 時序電路的數(shù)學模型是有限狀態(tài)機，將在后一章介紹。計數(shù)器的菜單(狀態(tài)轉移表)，例5.3帶異步清除功能的二進制增量計數(shù)器，計數(shù)器的菜單(狀態(tài)轉移表)，設定修正例，【解2】使用d觸發(fā)器構筑增量計數(shù)器時，激勵信號di (I=0，1， 對需要求2 )的計數(shù)器的菜單進行分析，使用i=0:例5.3 (接下來)、【解2】d觸發(fā)器，增量計數(shù)器i=1: i=2:、的菜單，把i=0:、進行增量計數(shù)。 /對該電路模塊進行了整體處理，通過菜單和激勵菜單對其外部特性進行了深度理解。 電路構成和功能的對應關系留在第7章(選擇項)。 在修訂更大規(guī)模的電路時，可以正確調用這些模塊。 邊緣觸發(fā)器的d觸發(fā)