1、電子電路課程設(shè)計 目錄一、 課程設(shè)計整體的認知1、 整體功能要求2、 系統(tǒng)結(jié)構(gòu)要求3、 電器指標4、 擴展指標5、 設(shè)計條件二、 電路的具體設(shè)計1、 工作原理2、 秒脈沖信號發(fā)生器3、 分頻器4、 計數(shù)電路5、 校時電路6、 整點報時電路7、 秒表電路8、 電子鐘電路9、 鬧鐘電路三、 電路的調(diào)測1、 一一用仿真軟件對各個模塊的功能進行功能仿真計數(shù)電路校時電路整點報時電路秒表電路電子鐘電路鬧鐘電路2、 將各個模塊集合銜接好3、 集成好后再進行仿真（測試整體功能）四、小結(jié)一、整體功能的要求數(shù)字電子鐘應(yīng)該能以秒為最小的時間單位計時，同時應(yīng)能用數(shù)字直觀顯示當(dāng)前的時、分、秒。二、系統(tǒng)結(jié)構(gòu)要求數(shù)字電子鐘

2、的系統(tǒng)結(jié)構(gòu)方框圖如下圖。圖中秒信號電路產(chǎn)生1HZ標準計時信號，計時電路記錄當(dāng)前的時、分、秒值，數(shù)字顯示以數(shù)字方式顯示出當(dāng)前的時間值，音響報時電路用于整點報時，時分調(diào)整電路用于校正當(dāng)前的時間。時、分調(diào)整秒信號音響報時數(shù)字顯示計時電路RESET系統(tǒng)復(fù)位 三、電氣指標1、 最小計時時間單位為1S。2、 秒和分計時范圍為0059，小時計時范圍為023，并可手動將小時計時范圍轉(zhuǎn)換為112.3、 可手動校正時、分。四、擴展指標1、 具有整點報時功能，要求每個整點前鳴叫4次低音（500HZ），59秒時鳴叫1次高音（1000hz）2、 通過轉(zhuǎn)換開關(guān)，可使電子鐘具有秒表功能，最小計時時間單位為10ms，最長計時

3、時間單位為59min。五、 設(shè)計條件1、 電源條件：使用+5v電源2、 在foundation仿真軟件的條件下選擇器件，也可結(jié)合vhdl語言開發(fā)自己的邏輯器件來完成電路。3、 在設(shè)計前要先學(xué)會foundation軟件的使用六、電路的具體設(shè)計：1、 工作原理： 數(shù)字鐘主要由一下幾部分組成：振蕩器和分頻器組成的標準秒信號發(fā)生器；60進制分；秒計數(shù)器及12進制（或24進制）時計數(shù)器；時、分、秒的譯碼顯示電路部分；校時電路、由這些基本的單元組成的框圖如下圖：或秒計數(shù)器時計數(shù)器分計數(shù)器時校正分校正振蕩器單次脈沖分頻器秒譯碼器分譯碼器時譯碼器秒顯示器分顯示器時顯示器數(shù)字鐘原路框圖數(shù)字鐘的工作原理是：由多諧

4、振蕩器產(chǎn)生的穩(wěn)定的高頻脈沖經(jīng)分裂后得到1hz的標準信號，作為秒計數(shù)器的技術(shù)脈沖；秒計數(shù)器計滿60后，向分計數(shù)器發(fā)出進位信號；分計數(shù)器計滿60后，向時技術(shù)器發(fā)出進位脈沖；小時按24進制或12翻1規(guī)律計數(shù)。計數(shù)器的輸出分別驅(qū)動譯碼電路，數(shù)碼管顯示時間。當(dāng)計數(shù)器出現(xiàn)誤差或電源剛接通時，可撥動時、分校正開關(guān)進行校正。3、分頻器 分頻器的功能主要有兩個：一是產(chǎn)生標準秒信號；二是提供給功能擴展電路所需的信號，如仿電臺報時用的1000hz的高音頻信號和500hz的低音頻信號等。用3級M=10的計數(shù)器對1000hz信號分頻，得到1hz標準信號。同時如圖所示，由555輸出的2000hz信號可直接作為高音頻信號，

5、從第一級取出2分頻信號即得到1000hz的高音頻，再取2分頻得到500hz低音頻，在1000hz的基礎(chǔ)上取3個10分頻得到1hz的標準秒脈沖信號。1hz的分頻電路 1000hz和500hz的分頻電路4， 計數(shù)器電路電子鐘的分和秒的計時采用60進制計數(shù)方式，其計數(shù)規(guī)律0001585900，選用十進制或16進制計數(shù)器兩級級聯(lián)計數(shù)器即可構(gòu)成M=16的計數(shù)器。這里我選擇7416074160是一個4位二進制的計數(shù)器，它具有異步清除端與同步清除端不同的是，它不受時鐘脈沖控制，只要來有效電平，就立即清零，無需再等下一個計數(shù)脈沖的有效沿到來。 具體功能如下：1.異步清零功能 只要（CR的非）有效電平到來，無論

6、有無CP脈沖，輸出為“0”。在圖形符號中，CR的非的信號為CT=0，若接成七進制計數(shù)器，這里要特別注意，控制清零端的信號不是N-1（6），而是N（7）狀態(tài)。其實，很容易解釋，由于異步清零端信號一旦出現(xiàn)就立即生效，如剛出現(xiàn)0111，就立即送到（CR的非）端，使狀態(tài)變?yōu)?000。所以，清零信號是非常短暫的，僅是過度狀態(tài)，不能成為計數(shù)的一個狀態(tài)。清零端是低電平有效。 2.同步置數(shù)功能 當(dāng)（LD的非）為有效電平時，計數(shù)功能被禁止，在CP脈沖上升沿作用下D0D3的數(shù)據(jù)被置入計數(shù)器并呈現(xiàn)在Q0Q3端。若接成七進制計數(shù)器，控制置數(shù)端的信號是N（7）狀態(tài)，如在D0D3置入0000，則在Q0Q3端呈現(xiàn)的數(shù)據(jù)就是

7、0110。74160集成塊：具體功能表如下：用74160采用同步級聯(lián)預(yù)置零法構(gòu)成60進制計數(shù)器，同步級聯(lián)的好處：同步計數(shù)器的寄存器時鐘是相同的,這樣所有的寄存器都在同一時刻發(fā)生變化.而異步計數(shù)器的寄存器時鐘可能是不同的,這使得各個寄存器的值可能不在同一時刻發(fā)生變化,所發(fā)異步計數(shù)器的延遲比較大,工作速度比較低 60進制計數(shù)器圖60進制計數(shù)器需要做兩個，因為分和秒都是用60進制計數(shù)器。下圖是60進制計數(shù)器在foundation軟件的仿真結(jié)果：同樣的方法再做一個24進制計數(shù)器，如下圖：圖中的非門是在電路的校時調(diào)試階段加入的邏輯關(guān)系，與本模塊并無太大的邏輯關(guān)系本模塊的仿真結(jié)果如下圖：時計數(shù)器具有兩種計

8、時方式：一是生活習(xí)慣中的計時規(guī)律，即“12翻1”特殊進制計數(shù)器；二是24進制計數(shù)器，其技術(shù)規(guī)律與M=60一樣，只需要用復(fù)位控制方式將計數(shù)器級聯(lián)即可實現(xiàn)。 12翻1的特殊進制計數(shù)器，當(dāng)數(shù)字鐘的計時器運行到12時59分59秒時，秒的個位計數(shù)器再接受一個秒脈沖時，數(shù)字鐘應(yīng)自動顯示為01時00分00秒，實現(xiàn)日常生活中習(xí)慣用的計時規(guī)律。從12翻1小時時序表可以看出，時計數(shù)器的個位有09十個狀態(tài)，十位只有0和1兩種狀態(tài)，因此時十位可用1個D觸發(fā)器來實現(xiàn)兩種狀態(tài)。時的個位雖然只有09十個狀態(tài)，但其重復(fù)周期需要輸入13個時鐘脈沖，可以看出時計數(shù)器的狀態(tài)要發(fā)生兩次跳變；一是計數(shù)器計到M=10，即個位計數(shù)器的狀態(tài)

9、為1001后變?yōu)?，十位計數(shù)器的QE=1；二是計數(shù)計到M=12后，十位變?yōu)椤?”，即QE=0個位狀態(tài)由0010變到0001.設(shè)計12翻1電路時，首先應(yīng)選用適當(dāng)?shù)挠嫈?shù)器型號，然后再進一步根據(jù)時序邏輯設(shè)計。這里我采用VHDL語言的形式來編寫12與24進制的轉(zhuǎn)換源程序如下：library ieee;use ieee. std_logic_1164.all;entity cntm12 isport(H1A:in std_logic; H1B:in std_logic; H1C:in std_logic; H1D:in std_logic; H2A:in std_logic; H2B:in std_lo

10、gic; H2C:in std_logic; H2D:in std_logic; H1AOUT:out std_logic; H1BOUT:out std_logic; H1COUT:out std_logic; H1DOUT:out std_logic; H2AOUT:out std_logic; H2BOUT:out std_logic; H2COUT:out std_logic; H2DOUT:out std_logic; AMORPM:out std_logic); end cntm12;architecture beh of cntm12 is signal temp_in : st

11、d_logic_vector (7 downto 0); signal temp_out: std_logic_vector (8 downto 0);begin temp_in temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_outtemp_out temp_outtemp_out temp_out temp_

12、outtemp_out=000000000; end case; AMORPM=temp_out(8); H2DOUT=temp_out(7); H2COUT=temp_out(6); H2BOUT=temp_out(5); H2AOUT =temp_out(4); H1DOUT=temp_out(3); H1COUT=temp_out(2); H1BOUT=temp_out(1); H1AOUT=temp_out(0); end process;end beh;軟件仿真結(jié)果：HOURSHIQA :24進制的時十位 HOURGEQA ：24進制的時個位 H2AOUT ：12進制的時十位 H1A

13、OUT ：12進制的時個位由上圖顯示仿真的結(jié)果顯示是正確的5、控制電路部分： 數(shù)字鐘在接通電源或計時時出現(xiàn)誤差時，需要進行校正時間，這是數(shù)字鐘應(yīng)該具備的一種基本功能，有時為簡單起見，只設(shè)時和分的校正。對校時電路的要求是：在進行時校正時不影響分、秒計時，同理在進行分校時是不影響秒計時。校時脈沖可用1hz標準秒脈沖信號、消除抖動開關(guān)、單脈沖按鍵等，根據(jù)需要由轉(zhuǎn)換開關(guān)接入電路、校正完畢開關(guān)復(fù)位，使計數(shù)器轉(zhuǎn)入正常計時狀態(tài)。正常計數(shù)時，分計數(shù)器的cp脈沖來自秒的進位信號cp1，時計時的cp脈沖來自分的進位信號。在校時時，需要加入一個校時脈沖cp。為加快校時速度，可選用校時脈沖為頻率為2hz，4hz，8h

14、z等。根據(jù)與非門的關(guān)系設(shè)計時與分的校時邏輯關(guān)系；設(shè)計的過程用cp控制進位信號；讓秒信號的進位信號作為分計時器的CP信號，同理讓分的進位信號作為時計時器的CP信號，同時讓分的進位信號作為整點鬧鐘的部分信號校時、校分電路： 校時校分邏輯電路6、 整點報時電路電子鐘走到整點時即發(fā)出音響。通常按照4低音、1高音的順序發(fā)出間斷聲響，以最后一聲高音結(jié)束為整點時刻。只要把整點報時的時刻，即各計數(shù)器的狀態(tài)分揀出來，控制報時音響電路即可達到報時效果。下面分析計時器的報時狀態(tài)；分十位計數(shù)狀態(tài)為QDQCQBQA=0101,分個位的計數(shù)狀態(tài)為QDQCQBQA=1001，即（59）10分時準備報時，等待秒的報時信號，等

15、待秒的報時信號到來即59分51秒開始鳴音報時。設(shè)低音報時頻率為500hz，高音報時頻率為1000hz，低音音響發(fā)生在59分51秒、53秒、55秒、57秒，沒一聲音響持續(xù)1秒，間歇1秒鐘。取秒計數(shù)器的信號分別在51秒、53秒、55秒、57秒、59秒時相或再與分計數(shù)器的進位信號相與，最后計數(shù)時再設(shè)計一個與非門電路，分別輸入1000hz、500hz，根據(jù)適當(dāng)?shù)臈l件使用適當(dāng)?shù)念l率，這樣即得到整點報時的4聲低音、1聲高音的報時效果。 電路中的電路圖如下：整點報時軟件仿真結(jié)果：整點報時電路仿真結(jié)果分析： HOURSHIA :時十位 HOURGEA ：時個位 MINSHIA ：分十位 MINGEA ：分個位

16、 SECSHIA ：秒十位 SECGEA ：秒個位仿真值：HOURGE 是5，也正是5點時報時。Laba代表接喇叭的接口，此時出現(xiàn)5個高電平，最后一個的頻率比前幾個都要大，說明是4高音1低音。7、 鬧鐘電路本鬧鐘體系設(shè)計了一個時和分兩個計時器，用手動的秒脈沖作為計時器的cp，讓分計數(shù)器的進位信號作為時計數(shù)器的cp，這樣就達到了手動定時的目的。 在整個電路的糅合時，只需要將鬧鐘電路的時和分計數(shù)器的數(shù)值與時鐘電路時、分計數(shù)器的時、分相互比較，只要兩個數(shù)字的同伙值為1，則達到了時、分兩位相同的目的。外部電路：內(nèi)部電路：鬧鐘比較器外電路：主要起到將時鐘信號與鬧鐘信號比較的作用，將相似的信號做同或運算鬧

17、鐘比較器內(nèi)電路：鬧鐘的內(nèi)電路主要就是一個比較器學(xué)號報時電路 數(shù)字鐘在指定是的時刻發(fā)出信號，或驅(qū)動音響電路“鬧時”，或?qū)δ逞b置的電源進行接通或斷開“控制”。不管是鬧時還是控制，都要求時間的準確，即信號的開始時刻與持續(xù)時間必須滿足規(guī)定的要求。要求14：20發(fā)出鬧事信號，4低1高音。 因為14：20對應(yīng)數(shù)字鐘的時十位狀態(tài)為QAQBQCQD=0001，時個位為QAQBQCQD=0100,分十位的狀態(tài)為QAQBQCQD=0001,分個位為QAQBQCQD=1001。集成外部狀態(tài)：集成塊內(nèi)部電路：學(xué)號報時軟件仿真結(jié)果：根據(jù)上圖顯示的結(jié)果給出結(jié)論： 在14：19：51時開始第一次低音鬧鐘，以后每次到這個時間

18、時就會鬧鐘，達到了與其的試驗?zāi)康模灸K順利完成。顯示選擇電路： 主要功能是選擇顯示鬧鐘還是正常顯示時鐘；顯示選擇外部電路顯示選擇內(nèi)電路：顯示選擇電路是選擇74153數(shù)據(jù)選擇器來做的，采用8片74153級聯(lián)來實現(xiàn)數(shù)據(jù)的選擇最后完成的是譯碼顯示電路：這部分電路主要用到數(shù)據(jù)選擇器74153，74139，74161，這些器件foundation軟件里都有，不需要我們設(shè)計。但譯碼器7448本軟件里面不提供，需要我們自己設(shè)計。在數(shù)字系統(tǒng)中，為了用數(shù)碼管顯示十進制數(shù)字，首先要將二-十進制代碼送至顯示譯碼器，再由譯碼器的輸出去驅(qū)動數(shù)碼器。由于各種顯示器的工作方式不同，對譯碼器的要求也不一樣。要求譯碼器能將每

19、一組BCD碼翻譯成顯示器件所需要的七位二進制代碼。半導(dǎo)體數(shù)碼管既有共陽結(jié)構(gòu)，也有共陰結(jié)構(gòu)，它們要求所配用的顯示譯碼器的輸出有效電平為低電平或高電平。7448是8421BCD七位顯示譯碼器。根據(jù)7448的功能表我用VERILOG 語言設(shè)計了7448.代碼如下：module decode4_7(decodeout,indec);output6:0 decodeout;input3:0 indec;reg6:0 decodeout;always (indec)begincase(indec) 4d0:decodeout=7b1111110;4d1:decodeout=7b0110000;4d2:de

20、codeout=7b1101101;4d3:decodeout=7b1111001;4d4:decodeout=7b0110011;4d5:decodeout=7b1011011;4d6:decodeout=7b1011111;4d7:decodeout=7b1110000;4d8:decodeout=7b1111111;4d9:decodeout=7b1111011;default: decodeout=7bx;endcaseendendmodule主體電路的裝調(diào)：由前面的數(shù)字鐘組成電路框圖按照信號的流向分級安裝，逐級級聯(lián)。這里的每一級是指組成數(shù)字鐘的各功能電路。級聯(lián)時如果出現(xiàn)時序配合不同步，或尖峰脈沖干擾，引起邏輯混亂，可以增加多級邏輯門來延遲。畫數(shù)字鐘的主體邏輯電路圖。經(jīng)過聯(lián)調(diào)并糾正設(shè)計方案的錯誤和不足之處后，再測試電路的邏輯功能是否滿足設(shè)計要求。最后畫出滿足設(shè)計要求的總體邏輯電路圖。實驗小結(jié) 經(jīng)過長達兩個星期的設(shè)計與思考，我終于完成了最后的設(shè)計任務(wù)。 開始拿到題目，覺得很簡單，就是幾個計數(shù)器、選擇器、控制電路、譯碼顯示電路而已，但正真設(shè)計下來，覺得問題還蠻多的。尤其在最初的方案確定上。一開始選擇7492和7490作為計數(shù)器，當(dāng)電路已經(jīng)設(shè)計好了時，同學(xué)說foundation軟件不提供7