1、2008年6月西安電子科技大學學報(自然科學版)Jun,2008 第35卷第3期JoURNAL oF XIDIAN UNIVERSITYV0135 NO3 高吞吐量低存儲量的LDPC碼譯碼器FPGA實現 張桂華1，張善旭2，李穎2 (1西安電子科技大學電子工程學院，陜西西安710071； 2西安電子科技大學綜合業(yè)務網理論及關鍵技術國家重點實驗室，陜西西安710071) 摘要：針對規(guī)則(r，c)一LDPC碼，設計了一種基于Turbo結構的FPGA譯碼實現算法，采用多路并行譯單 幀數據，多幀并行譯碼的結構，具有收斂速度快和存儲量低的特點為實現多路并行譯單幀數據，首先將LDPC碼劃分成幾個超碼，并對

2、每個超碼內的單校驗碼采用并行BCJR算法同時，為簡化并行BCJR譯碼時 的內部結構和控制單元的復雜度，提出一種修正的分圓陪集構造方法在具體實現中，采用了3幀并行 譯碼的結構來進一步提高吞吐量對一個碼長為1 600，規(guī)則(3，5)一LDPC碼，用Ahera公司的Stratix EPl$25 FPGA芯片設計了譯碼器，在主頻40MHz條件下采用20次迭代，可使吞吐量達50Mbits 關鍵詞：LDPC碼；譯碼器；Turbo結構譯碼算法 中圖分類號：TN91122文獻標識碼：A文章編號：1001-2400(2008)03-042706 FPGA implementation of a highthro

3、ughput memory_efficient LDPC decoder ZHANG Gui-一hual，ZHANG ShanXU 2，LJ Yin92 (1School of Electronic Engineering，Xidian Univ，Xian 710071，China； 2State Key Labof Integrated Service Networks，Xidian Univ，Xian 710071，China) Abstract ： Based on the Turbo-decoding algorithm ， a high- 一 throughput memory-ef

4、ficient decoder is proposed for a class of regular(r ， c) 一 LDPC(10w-density parity-check)codes Compared tO the traditionalI sum-product decoding algorithm the Turbo-decoding algorithm decodes several packets in parallel，each of which is decoded by a parallel structure，resulting in faster convergenc

5、e behavior and fewer memoriesTo decode a packet with a paralle：l structure，the LIDC code is first divided into several super-codesThen，each super-code is decoded by the parallel BCJR algorithmTo further simphfy the inter-structure and the complexity ， a modified coset algorithm is also proposed An F

6、PGA chip containing 15 parallel decoders for a regular(r，c)一IDPC code of length 1 600 has been developed based on the Altera Stratix EPl$25 FPGA device 。 which decodes 3 packets in parallel and can achieve a throughput of 50 Mbits with 20 decoding iterations Key Words：LDPC code；decoder；Turbo decodin

7、g algorithm 1993年，BerrouL123等人將卷積碼和隨機交織器相結合，采用軟輸出迭代譯碼來逼近最大似然譯碼，提出 了Turbo碼的概念，取得了逼近香農限的性能，使信道編碼理論研究進入了一個嶄新的階段隨著Turbo 碼研究的深入，人們重新發(fā)現Gallager3早在1962年提出的LDPC碼是一種具有漸進特性的好碼，它采用 和積譯碼算法，譯碼性能同樣可以逼近香農限由于LDPC碼在長碼上具有超過Turbo碼的性能，并且具有 譯碼復雜度低、可并行譯碼以及譯碼錯誤的可檢測性等特點，成為了信道編碼理論的新研究熱點 在研究LDPC碼硬件實現技術時，發(fā)現了一些制約LDPC譯碼器高速實現的因素

8、，主要包括：1)全并行 的譯碼算法實現內部連線過于復雜；2)對于串行結構，隨著碼長的增加，存儲空間的增加速度比Turbo碼 收稿日期：200710-15 基金項目：國家863計劃資(2006AA012267)國家部委預研基金資助(XXXXA24080106DZ0144) 作者簡介：張桂華(1973-)，男，西安電子科技大學博士研究生，E-。mail：zhangguihual973163aom 428西安電子科技大學學報(自然科學版)第35卷 快；3)對于全并行結構，需要的運算單元相當昂貴 為解決存儲量的問題，文4，5針對一些特殊結構的LDPC碼提出了一種Turbo結構的譯碼算法，提高 了譯碼的

9、收斂速度，降低了存儲單元的需要量它把一個長為咒的規(guī)則(r，f)一LDPC碼(其中r是該碼校驗矩 陣H中每列包含的1的個數，c是H中每行包含的1的個數)看成r個經過交織的超碼的交，而每個超碼又看 成是由nc個相互獨立的單奇偶校驗碼(single paritycheck code，后簡稱單校驗碼)構成這樣，每個超碼內的nc個單校驗碼可并行譯碼，而單校驗碼可用BCJR算法63進行譯碼文中的LDPC碼譯碼器的FPGA實 現就是基于這種算法 為解決全并行結構帶來的內部連線和運算單元的問題，文53給出了一種基于分圓陪集和單位陣循環(huán)移 位的構造規(guī)則LDPC碼的方法用這種方法構造的LDPC碼能夠用Turbo結

10、構的譯碼算法進行譯碼 為了便于部分并行譯碼，筆者在不降低分圓陪集構造方法性能的前提下修正了分圓陪集的構造方法，簡 化了部分并行譯碼時的內部結構和控制同時采用了3幀并行譯碼的方法，進一步提高了譯碼器的吞吐量 1LDPC碼的構造 11 LDPC碼的基本概念 LDPC碼是一類校驗矩陣H唰。為稀疏矩陣的線性分組碼，可通過Tanner圖7方便地進行描述Tanner 圖中有Tn個校驗節(jié)點c。，c。， ，f。)分別對應校驗矩陣的m行，n個變量節(jié)點u。，口。， ，)分別對應校驗矩陣的，l列若第i個校驗節(jié)點c；和第歹個變量節(jié)點口i間有一條連線，則代表該LDPC碼校驗矩陣的第i行，第 f列元素為1如果所有校驗節(jié)點

11、的度均為C，變量節(jié)點的度均為7，則這樣構造的LDPC碼為一個規(guī)則(r，c)- LDPC碼圖1給出了一個規(guī)則(2，3)一LDPC碼的Tanner圖表示，及其對應的校驗矩陣 l l l O O O O O O l l O l O O O O O O O 1 l l O O 0 O O O O O l 1 O 1 0 O O O O O l l O l O O O O O O l l I 圖1 一個規(guī)則(2，3)一I。DPC碼的Tanner圖表示及其對應的校驗矩陣 12 LDPC碼的分圓陪集構造方法及其修正 為了簡化譯碼器的內部連線，需要構造特殊結構的LDPC碼，下面首先介紹文53中提出的分圓陪集的

12、 構造方法 一個規(guī)則(r，c)一LDPC碼的校驗矩陣H由rf個Pp的矩陣構成，每個P鄉(xiāng)的矩陣都是P Xp的單位陣J，的循環(huán)移位，這里P是一個奇素數如果c是P一1的一個因子，則存在一個q(1q夕)，使得 q三1(mod p)，且對任意的0dc，qa1(rood p)對于任一個s(os夕)，S，sq，sq 2， ，sq一就構成了一個分圓陪集，把這個陪集的C個元素分別對應于H中一行f個P XP矩陣相對I腳循環(huán)右移的位數，這樣找出r個不同的分圓陪集就確定下了H矩陣這樣構造的LDPC碼在碼長較短時性能要略優(yōu)于隨機構造 的LDPC碼5。 但是，由于P是素數，在并行譯碼時會發(fā)生內存的讀寫沖突，為了避免這個問

13、題，在FPGA實現時，不采用 素數的P，而是針對Stratix EPlS25 FPGA芯片內存特點，選擇了P=320這樣，在5路并行譯碼時，每塊小內存是648bits或646 bits，從而充分利用了芯片內部的M512模塊而各個小矩陣相對J循環(huán)右移的位數，可由鄰近素數構造的分圓陪集決定仿真發(fā)現：用該方法構造的碼性能基本不變，其校驗矩陣經過 交換行和列的位置，能夠把第一行和第一列的小矩陣都變成單位陣，這樣在多路并行譯碼時能夠減少多路選擇器的個數和內部連線的復雜度由于列交換只是交換碼字中各比特的位置，并不影響校驗關系，而行變換 只是交換校驗方程的順序，也不影響校驗關系，因此碼的性能不會發(fā)生變化經變

14、換后的矩陣變?yōu)?第3期張桂華等：高吞吐量低存儲量的LDPC碼譯碼器FPGA實現429 L B；磊 (1) B裁p 其中曰綴，均為J，循環(huán)右移a“后構成的矩陣 通常采用和積譯碼算法，而在FPGA實現時采用了Turbo結構的譯碼算法為了便于 進行比較，下面首先簡單介紹傳統(tǒng)的和積譯碼算法 21和積譯碼算法 和積譯碼算法是通過變量節(jié)點和校驗節(jié)點間來回傳遞信息來譯碼 的 首先給出符號定義： yiR：接Ci0，1)： 發(fā) 送 碼 字 的 第 i 個 比 特 的 值 ，i 一 1， ， 咒 ， 以 為 碼 長 收序列的第i個比特的接收值，FPGA實現時用量化值，i一1，Li：第i比特的信道信息的對數似然比(

15、LLR)值，Lilog寶甚刪，i一1，竹，z R：第i個校驗節(jié)點給第歹個變量節(jié)點的LLR值，i一1， ，m，m為校驗矩陣行數，J一1， ，咒 Q第i個變量節(jié)點給第歹個校驗節(jié)點的LLR值，i=1， ，行，一1， ， m Ci：與第i個變量節(jié)點相連的校驗節(jié)點的集合，i一1， ， 靠 Ri：與第i個校驗節(jié)點相連的變量節(jié)點的集合，i一1， ，鞏 具體譯碼算法如下： 步驟1初始化：對所有歹Ci，Qd=Lt，i一1， ，孢；對所有_Rf，R#一0，i一1， ，m；愚一0 步驟2如果k小于Maxiter(最大迭代次數)，轉到步驟3，否則轉到步驟6 步驟3對所有足，R目=哆妒(1 Q】，i I)氏，i=1，

16、，m JJR。 步驟4對所有iG，QL，+R匆，J一1， ，z 1i7g 步驟5忌一k+1，轉到步驟2 步驟6對任一個iG，根據Q；+R4的值判定第_個比特的接收值，J一1， ，佗 其中，9(z)一一log(tanh(x2)，屯是Rd的符號，它由Q，r(歹歹7R。)的符號確定 22 Turbo結構的譯碼算法 如前所述，構造的LDPC碼可看成r個超碼的交，每個超碼由C個戶Xp矩陣構成，而每個超碼又可看成 由P個相互獨立的單校驗碼構成，單校驗碼可用BCJR算法63譯碼 首先給出符號定義： 艿：收到的信道信息的對數似然比值(LLR)，定義與上小節(jié)的L；相 似 Ai：第i個超碼的內信息的LLR值，i一

17、1， ，r ，：譯一個超碼前知道的后驗信息的LLR值，yd+：A； 云i Aa：單校驗碼網格圖中的前向狀態(tài)度量差，Aa一乜。一口， 430西安電子科技大學學報(自然科學版)第35卷 中1的位置)的yA斗，的值，通過計算相應的Aa，p的值，得到新的A斗，和，的值，更新這些位置的A件。和 y的值，具體的計算方法在下文給出 步驟4如果i，一1，i=i+1并轉到步驟3，否則轉到步驟5 步驟5 kk+1，轉到步驟2 步驟6通過y的值最后判定接收值 圖2給出了按第2節(jié)中介紹的方法構造的規(guī)則(3，5)一LDPC碼的校驗矩陣的結構和第i個超碼的譯碼 過程 一 沖 一 沖 超超超鼽舭鼬 一 一隅一 沖 k聰磁

18、k磁磁 k聰確 k磁碥 圖2 構造的規(guī)則(3，5)-LDPC碼校驗矩陣的結構和第i個超碼的譯碼過程 下面介紹步驟3的具體計算過程設c個7一A斗-的值分別為口，口。， ，a。，新的A斗。和y的值分別為A1“， A。和乃， ，rc，相應的c個口，p的值分別為口l，”，Aac和屆， ，盤，Aa。和埕分別賦初值為一oo，則 Aai+lq(Aai，ai)， i 一 1， ，C1 ，(2) 艮lq(Afli，ai) ，i一2， ，C，(3) A一q(Aa：，A)，il， ，C ，(4) 蓯=Ai+af， i 一 1， ，f ，(5) 其中q(x，y)一q。(z，y)+甌(z，y)，(6) qo(z，y)一

19、max(x，y)一msx(x+Y，O)，(7) 一 甌(z，y)一In(1+exp(-I zY 1)一1n(1+exp(-l z+Y 1) ，(8) 顯然，q。(z，y)便于硬件實現，而甌(z，y)需要用查表法或用一個便于實現的近似函數來代替，這里用文 Es 中提到的如(z，了)來代替 go(圳，一max(詈一k一，。)一max(詈一k掣，。) 從上面的兩個算法可以看出，對于一個長為it的規(guī)則(r，f)一LDPC碼，和積譯碼算法至少要存儲(2c+ 1)，1個數值，而Turbo結構的譯碼算法只需存儲(c+1)竹個數值，大大降低了存儲量而且Turbo結構的譯 碼算法的收斂速度比和積譯碼算法要低20

20、50，需要的量化比特數也比和積譯碼算法要少，且只需用 均勻量化45 3 FPGA實現技術 采用分圓陪集構造方法，設計了一個長為1 600的規(guī)則(3，5)一LDPC碼，碼率約為04使用Altera公司的Stratix EPlS25芯片，實現了基于Turbo結構的譯碼器，FPGA內部采用5個單校驗碼譯碼器并行譯1幀數據，3幀并行譯碼的結構，在主頻40MHz時最大吞吐量可以達到1Gbits若采用20次迭代，吞吐量可以 達到 50 Mbits在AWGN信道下用BPSK調制，在E6N。一225 dB時，誤碼率BER可以達到10_6量級在 第3期張桂華等：高吞吐量低存儲量的LDPC碼譯碼器FPGA實現43

21、1 資源利用率方面，Stratix EPlS25中邏輯單元使用了81，存儲單元使用了8(用QuartusII編譯) 圖3一個單校驗碼譯碼器譯1幀數據的原理框圖 為方便說明，圖3只給出單校驗碼譯碼器的原理框圖 輸入緩存是為了實現連續(xù)譯碼而引入的，當譯碼器譯一幀數據時，下一幀數據先存入輸入緩存，它由5 塊3205 bits的雙口RAM組成，數據寫入是逐塊順序寫入，而讀出是5塊同時讀出，通過輸入控制模塊實現了串并轉換輸入控制模塊同時控制緩存中的數據向gama存儲器輸入gama存儲器是用來存儲譯碼數 據的y值，它由5塊3208 bits的雙口RAM組成1andal，landa2，landa3存儲器分別

22、是用來存儲正在譯碼的這一幀數據的A。，A。，A。的值，它們均由5塊3206 bits的雙口RAM組成這些存儲器每個時鐘同時輸出5組數據，因此圖中的多路選擇器和減法器其實都有5塊輸出緩存是用來存儲譯碼結束后的判定數據(即 最后一輪迭代后y的符號位)的，它由5塊3201 bit的雙口RAM組成 y 啦 輸出 圖4 Q函數模塊的原理框圖 432西安電子科技大學學報(自然科學版)第35卷 時鐘就能算出一組(5個)=【和yQ函數模塊輸入、輸出均為6 bits，因此yo的值在輸入Q函數模塊前要有限幅模塊圖4給出Q函數模塊的原理框圖，其中delta函數模塊用來實現，艿(z)一max(58一I z l4，o)

23、，整個譯碼器的數據均采用了補碼的表示方法 譯碼控制模塊控制整個譯碼過程當輸入緩存數據快存滿時，輸入控制模塊給譯碼控制模塊一個譯碼信 號，開始整個譯碼過程由于采用了特殊結構，存儲器的地址只需用計數器來實現，大大降低了硬件復雜度 為實現3幀同時譯碼的方法，設計了兩種實現方式：(1) 用3塊譯1幀數據的譯碼器并行譯這3幀數據；(2)采用流水 線結構，3幀數據串行迭代譯碼后者能夠降低內部連線的復 雜度，減少多路選擇器，但降低譯碼器的吞吐量在設計實現 時，采用第(1)種方法* 窿 下面進一步分析該譯碼器的吞吐量顯然，對于1個單校 裂驗碼譯碼器的結構在rP個周期就可完成一輪迭代，因此當時鐘頻率為廠且要進行

24、k輪迭代時，吞吐量可達到f忌，用了5 路并行譯一幀數據，3幀同時譯碼的方法，且f一5，r一3，因 此吞吐量可達到25fk，即在主頻40 MHz時最大吞吐量可以 達到1 Gbits 圖5 所設計的FPGA譯碼器的性能曲線 圖5給出了該譯碼器在AwGN信道下，用BPSK調制， 6 bit均勻量化時的性能曲線圖從圖中可以看出，用20次迭代，在信噪比為225 dB時，誤碼率能夠達到10叫量級 4結束語 用單位陣及其循環(huán)移位的方陣來構造LDPC碼，能夠大幅度降低澤碼器的內部連線復雜度，而Turbo 結構的譯碼算法大大減少了譯碼器所需存儲單元，通過多路并行的方法提高了譯碼器吞吐量，從而完成了這 個高吞吐量

25、、低存儲量LDPC 碼譯碼器的FPGA 實現 目前能做到的最高主頻只能在40 MHz左右( 用QuartusII編譯)，可通過進一步改善內部結構或改變Q函數實現方法等來進一步提高性能 參考文獻： 13 Berrou C，Glavieux A，Thitimajshima PNear Shannon Limit ErrorCorrecting Coding and Decoding：Turbo-CodesC IEEE International Conference of Communication(ICC)Geneva：IEEE，1993：1 0641 070 2Berrou C，Glavieu

26、x ANear Optimum Error Correcting Coding and Decoding：Turbo-CodesJIEEE Trans on Commun，1996，44(10)：1 2611 271 3Gallager R GLow-Density Parity-Check CodesJIRE Trans on Inform Theory，1962，8(1)；2128 4Mansour M M，Shanbhag N RHigh-Throughput LDPC DecodersJIEEE Trans on VLSI Systems，2003，11(6)：976996 5Mans

27、our M M，Shanbhag N RLowpower VLSI Decoder Architectures for LDPC CodesCProc Int Symp on Low Power Electronics and Design(ISI，PED)Monterey：IEEE，2002：284-289 6Bahl L R，Cocke J，Jelinek F，et a1Optimal Decoding of Linear Codes for Minimizing Symbol Error RateJIEEE Trans on Inform Theory，1974，20(3)：284287

28、 7Tanner R MA Recursive Approach tO Low Complexity CodesJIEEE Trans on Inform Theory，1981，27(5)： 533547 Us童勝，王鵬，王單，等LDPC碼量化和積譯碼器的高效實現刀西安電子科技大學學報，2004，31(5)：709714 Tong Sheng，Wang Peng，Wang Dan，et a1Efficient Implementation of the Sum-product Algorithm for Quantized Decoding of LDPC CodesJJournal of

29、Xidian University，2004，31(5)：709714 (編輯：齊淑娟) 高吞吐量低存儲量的LDPC碼譯碼器FPGA實現 張桂華， 張善旭， 李穎， ZHANG Gui-hua， ZHANG Shan-xu， LI Ying作者： 作者單位：張桂華,ZHANG Gui-hua(西安電子科技大學,電子工程學院,陜西,西安,710071)， 張善旭,李穎,ZHANG Shan-xu,LI Ying(西安電子科技大學,綜合業(yè)務網理論及關鍵技術國家重點實驗室,陜西,西安,710071)刊名：西安電子科技大學學報（自然科學版）JOURNAL OF XIDIAN UNIVERSITY(NA

30、TURAL SCIENCE)英文刊名： 年，卷(期)： 被引用次數：2008，35(3)2次 參考文獻(8條) 1.Berrou C.Glavieux A.Thitimajshima P Near Shannon Limit Error-Correcting Coding and Decoding:Turbo-Codes 19932.Berrou C.Glavieux A Near Optimum Error Correcting Coding and Decoding:Turbo-Codes 1996(10)3.Gallager R G Low-Density Parity-Check Co

31、des 1962(01)4.Mansour M M.Shanbhag N R High-Throughput LDPC Decoders 2003(06)5.Mansour M M.Shanbhag N R Low-power VLSI Decoder Architectures for LDPC Codes 20026.Bahl L R.Cocke J.Jelinek F Optimal Decoding of Linear Codes for Minimizing Symbol Error Rate1974(03)7.Tanner R M A Recursive Approach to L

32、ow Complexity Codes 1981(05)8.童勝.王鵬.王單 LDPC碼量化和積譯碼器的高效實現期刊論文-西安電子科技大學學報 2004(05)相似文獻(10條) 1.學位論文 錢蓓蓓 CMMB/T-MMB標準中LDPC碼譯碼器的研究與FPGA實現 2009在眾多的應用領域中，手機電視是一個廣受關注且正處于快速發(fā)展階段的行業(yè)，手機電視也必將以其小型化、便攜性以及豐富的媒體內容而獲得人們的認可、青睞。手機電視標準中比較成熟的有CMMB、T-MMB。其中，由廣電總局推出的CMMB標準已經成為手機電視的行業(yè)標準，新岸線推出的T-MMB在08被遴選為國標。CMMB/T-MMB標準都把L

33、DPC碼列入信道編碼方案，它們所應用的LDPC碼前向糾錯編碼技術，大大推動了移動視頻的發(fā)展。 低密度奇偶校驗（Low Density Parity Check，LDPC）碼是第四代移動通信的關鍵技術之一。它是一種具有逼近Shannon限性能的優(yōu)秀糾錯編碼，具有極強的糾錯和檢錯能力；譯碼復雜度不高，可實現完全的并行操作，利于硬件實現高速譯碼；而且具有較大的靈活性和較低的差錯平地效應。 本論文根據CMMB、T-MMB兩種手機電視傳輸系統(tǒng)標準，對其信道編碼中的LDPC碼做深入研究，并使用FPGA對其譯碼器進行實現。 （1） 分析CMMB、T-MMB兩種手機電視傳輸標準中的信道編碼方案，研究LDPC碼

34、的結構和特性，以CMMB標準的05碼率為例，分別在BPSK、QPSK、16QAM映射方式下，對信道編譯碼進行了仿真。 （2） 仿真分析硬件實現譯碼需要的最大迭代次數、量化比特、歸一化因子。根據CMMB/T-MMB標準中LDPC碼的循環(huán)結構特性，提出譯碼器的設計方案，并且設計時序方案和譯碼算法中各個階段的模塊。 （3） 在Quartus設計平臺上用VHDL語言實現了CMMB標準中兩種碼率的LDPC碼譯碼器，以05碼率為例，其編譯仿真的結果證明了譯碼器在硬件資源占用、處理速度和譯碼性能上都具有很大的優(yōu)勢。 （4） 應用前人建立的LDPC碼編譯碼器測試平臺，完成對CMMB標準中兩個碼率的LDPC碼譯

35、碼器的測試，測試結果與理論仿真值相同，驗證了本論文的設計思想，并證明了LDPC譯碼器所具有的優(yōu)秀譯碼性能。 2.期刊論文 管武.喬華.董明科.項海格.GUAN Wu.QIAO Hua.DONG Ming-ke.XIANG Hai-ge 多碼率LDPC碼高速譯碼器的設計與實現 -電路與系統(tǒng)學報2009,14(2)低密度奇偶校驗碼(LDPC碼)以其接近香濃極限的性能得到了廣泛的應用.如何在.FPGA上實現多碼率LDPC碼的高速譯碼,則是LDPC碼應用的一個焦點 .本文介紹了一種多碼率LDPC碼及其簡化的和積譯碼算法;設計了這種多碼率LDPC碼的高速譯碼器,該譯碼器擁有半并行的運算結構和不同碼率碼共

36、用相同的存儲單元的存儲資源利用結構,并以和算法與積算能單元同時工作的機制交替完成對兩個碼字的譯碼,提高了資源利用率和譯碼速率.最后,本文采用該結構在FPGA平臺上實現了碼長8064比率7/8、6/8、5/8、4/8、3/8五個碼率的多碼率LDPC碼譯碼器.測試結果表明,譯碼器的有效符號速率達到200Mbps. 3.學位論文 逯春蕊 數字電視傳輸系統(tǒng)中LDPC碼譯碼器的研究與FPGA實現 2008 低密度奇偶校驗(Low-density Parity-check，LDPC)碼是一種具有逼近Shannon限性能的優(yōu)秀糾錯編碼，具有極強的糾錯和檢錯能力；譯碼復雜度不高，可實現完全的并行操作，利于硬件

37、實現高速譯碼；而且具有較大的靈活性和較低的差錯平地效應。 LDPC碼是第四代移動通信的關鍵技術之一，在移動和固定無線通信、通信、數字電視和廣播、光纖通信以及磁盤存儲等諸多領域得到了廣泛的應用。 在眾多的應用領域中，數字電視是一個廣受關注且正處于快速發(fā)展階段的行業(yè)，數字電視的發(fā)展將對整個電子信息行業(yè)的發(fā)展有重大意義。LDPC碼已經被列為多種數字電視傳輸系統(tǒng)標準中的信道編碼方案，例如我國數字電視地面廣播傳輸系統(tǒng)標準DMB-TH、我國移動多媒體廣播行業(yè)標準CMMB、歐洲的數字 廣播系統(tǒng)標準DVB-S2等標準，它們所應用的LDPC碼前向糾錯編碼技術，使系統(tǒng)能夠更加可靠地支持更多的無線多媒體業(yè)務。 本論

38、文根據DMB-TH、CMMB和DVB-S2三種數字電視傳輸系統(tǒng)標準，對其信道編碼中的LDPC碼做深入研究，并使用FPGA對其譯碼器進行實現。 首先，總結了LDPC碼的譯碼方法，并對幾種典型的譯碼算法通過仿真做了性能比較與分析；接著研究數字電視傳輸標準中給出的LDPC碼的結構特性 ，并對其進行譯碼性能仿真，通過比較和分析得出譯碼算法中相應參數的選擇，供譯碼器的硬件設計和實現階段使用；之后根據標準中LDPC碼的結構特性以及前面得到的參數最佳值對譯碼器進行設計，并在FPGA上實現，調試仿真驗證其性能；最后，應用VB和MATLAB設計并建立了一種適于LDPC碼編譯碼 器的軟硬件結合的測試平臺，測試并驗

39、證LDPC碼譯碼器的性能。4.學位論文 張玉凱 準循環(huán)LDPC碼的編譯碼器設計及FPGA實現 2009準循環(huán)低密度校驗碼(Quasi-Cyslic Low-Density Parity-Check Codes，QC-LDPC)是LDPC碼的一個子類。QC-LDPC碼在編碼和譯碼時，具備了其它類型的LDPC碼不具有的很多優(yōu)點，例如準循環(huán)LDPC碼通過調整相應的參數快速的構造大量的不同碼率且性能較為合適的校驗矩陣，而且可以采用移位寄存器的方式進行編碼，大大降低了編碼復雜度，譯碼也很簡單。目前準循環(huán)LDPC碼已經成為CCSDS深空通信的備選方案之一。 本文作者結合國家自然科學基金重點項目，采用理論分

40、析和硬件平臺仿結合的方法，針對CCSDS標準對準循環(huán)LDPC碼的編碼和譯碼進行了研究和實現。主要完成的工作有以下幾個方面： 系統(tǒng)地介紹了LDPC碼的編譯碼原理；重點分析了LDPC碼歸一化最小和譯碼算法的消息迭代更新公式以及準循環(huán)LDPC碼編碼實現方法。 在分析歸一化最小和譯碼特點的基礎上，根據準循環(huán)LDPC校驗矩陣的特點，提出了準循環(huán)LDPC碼譯碼器的FPGA實現方法，并給出了主要的硬件設計 、門級仿真和硬件平臺實測結果。 對準循環(huán)LDPC碼的編碼方案進行硬件資源與吞吐量方面的對比權衡，給出了適用于FPGA硬件實現的編碼算法，并給出了硬件實現的主要結構設計和編碼吞吐量。 硬件平臺實測結果表明，

41、本文設計的準循環(huán)LDPC碼的FPGA編譯碼器各個工作指標滿足深空通信的指標要求，可以應用于深空通信應用環(huán)境中。 5.期刊論文 喬華.管武.董明科.項海格.QIAO Hua.GUAN Wu.DONG Mingke.XIANG Haige LDPC碼高速譯碼器的設計與實現 -北京大學學報（自然科學版）2008,44(3)通過對LDPC碼(低密度奇偶校驗碼)的迭代譯碼算法的分析,提出了一種同時能夠對兩個碼字進行譯碼,使得譯碼器中的變量節(jié)點和校驗節(jié)點交替被兩個碼字使用的譯碼器結構.該結構不僅適用于全并行結構的LDPC碼譯碼器,也適用于目前廣泛采用的半并行結構譯碼器.以此結構為基礎,實現了一個長度為10

42、08bit,改進半并行結構的LDPC碼譯碼器.此結構能夠充分利用現有半并行結構譯碼器的邏輯資源,將譯碼器數據吞吐率提高近一倍.測試結果表明,該譯碼器的有效信息速率達到45 Mbps. 6.學位論文 易燕 LDPC碼編譯碼器的硬件實現 2007低密度校驗(LDPC)碼是一種基于圖和迭代譯碼的信道編碼方案，性能非常接近Shannon極限且實現復雜度低，具有很強的糾錯抗干擾能力，更能適應未來系統(tǒng)高速數據傳輸和高性能的要求。盡管由于LDPC碼重新研究的時間較晚和第3代移動通信標準失之交臂，但基于LDPC編碼的方案極有可能成為4G移動通信系統(tǒng)的應用方案。目前，低復雜度的LDPC碼編譯碼器的硬件實現一直是

43、LDPC碼研究的熱點問題之一。 本文主要針對LDPC碼編碼器與譯碼器的硬件實現進行了研究。首先對LDPC碼定義和Tanner圖表示以及LDPC碼構造方法進行了系統(tǒng)地介紹，重點分析準循環(huán)LPDC碼。其次對LDPC碼編碼算法進行研究，并分析幾種編碼算法的復雜度，BP譯碼算法和最小和譯碼算法進行了詳細研究，最小和譯碼算法可以簡化校驗節(jié)點的計算復雜度，以便于硬件實現。最后針對選定的編譯碼方案進行了硬件設計。本文采用了模塊化設計，在對各個模塊進行設計的基礎上提出了一些改進的方案，在編碼器的設計中，改進了常用的移位寄存器設計法，從而簡化矩陣乘法模塊。在譯碼器的設計中，對半并行LDPC碼譯碼算法的硬件實現進

44、行了研究。在設計中綜合運用了“自頂向下”和“自下而上”的設計方法，通過功能模塊分割，合理設置系統(tǒng)參數，并通過模塊之間的參數傳遞，使LDPC碼編譯碼器具有較好的靈活性，并用verilog語言在xillinx Vertex22 V6000獲得硬件實現。 7.學位論文 劉騰宇 LDPC碼譯碼器FPGA實現研究 2008LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動，成為研究的熱點。隨著研究的不斷深入和技術的發(fā)展，目前，LDPC碼已經被多個通信系統(tǒng)定為信道編碼方案，并被應用到第二代數字視頻廣播，如何實現LDPC碼譯碼器成為了人們研究的重點。 (DVBS2)通信系統(tǒng)中。由于LDPC碼譯

45、碼過程中所涉及的數據量龐大，譯碼時序控制復雜 論文以基于FPGA實現LDPC碼譯碼器為研究目標，主要對譯碼算法選擇、譯碼數據量化、定點數據表示方式、譯碼算法關鍵運算單元的FPGA設計和譯碼的時序控制進行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點分析了BP算og-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯性能和譯碼復雜度進行比較論證，選出適合硬件實現的譯碼方案。結合通信系統(tǒng)，對譯碼算法進行仿真分析，確定了譯碼算法的各個參數值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FP

46、GA實現了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進行了功能驗證和時序驗證，最后模擬通信系統(tǒng)完成了譯碼器的硬件測試。 8.期刊論文 管武.董明科.項海格.GUAN Wu.DONG Ming-ke.XIANG Hai-ge 應用循環(huán)移位矩陣設計LDPC碼譯碼器 -應 用科學學報2009,27(2)通過對DVB-S2和WiMAX等標準中的實用LDPC碼的分析,導出了其共同的基于循環(huán)移位矩陣的校驗陣結構;設計了一種基于循環(huán)移位矩陣的LDPC碼譯碼器,該譯碼器擁有每行塊(列塊)逐塊、逐行塊(列塊)的半并行譯碼機制、通用的外信息存儲單元和串行運算單元,可以用相同的結

47、構實現不同碼率的各種LDPC碼.采用該結構在Altera EP2S60芯片上實現了碼長為8064、比率為7/8,6/8,5/8,4/8,3/8這5個碼率的多碼率LDPC碼譯碼器.測試結果表明,譯碼器的有效符號速率達到80 Mbit/s. 9.學位論文 張虎星 基于DMB-TH的LDPC碼編譯碼器的研究與設計 2009 自從1948年香農開創(chuàng)了“信息論與編碼理論”以來，信道編碼技術已經成為通信領域中一個重要的部分。香農理論指出了可靠通信的一個理論上限 ，幾十年來業(yè)界的大部分努力都是在尋找復雜度上適合硬件實現，性能上逼近理論極限的信道編解碼技術。低密度奇偶校驗碼(Low-Density Parit

48、y- Check Codes)以其優(yōu)異的性能和廣闊的應用前景，成為信道編碼技術研究的熱點。中國的數字電視地面廣播標準(DMB-TH)和移動多媒體系統(tǒng)(CMMB)以及新一代數字廣播標準(DVB-S2)都采用LDPC碼作為糾錯碼。中國數字電視地面?zhèn)鬏敇藴手胁捎肂CH和LDPC碼作為前向糾錯碼，其中LDPC碼為內碼 ，BCH碼為外碼。 本文在研究國標中的糾錯碼基礎上，主要針對LDPC碼的編譯碼器設計和硬件實現進行了較深入的研究，具體包含下面幾個方面的工作。 首先簡單闡述了差錯控制技術和數字電視技術的相關概念，以及LDPC碼的基本原理和常用的譯碼算法。在研究國標中LDPC碼性質的基礎上，設計實現了支持

49、國標中三種碼率的基于移位寄存器累加和算法的LDPC編碼器。本文設計的多碼率編碼器采用編碼電路復用技術，減少了編碼器消耗的資源，與傳統(tǒng)的編碼器相比，耗費資源較少，并且支持三種碼率，有較好的性價比。通過仿真驗證，本文設計的編碼器滿足國標的要求。 接著仿真了國標中LDPC碼基于各種譯碼算法的譯碼性能，結果表明，BP算法性能最好，最小和算法性能比BP算法低0.71.1dB左右，本文采用歸一化最小和算法作為譯碼算法，在歸一化系數為0.625，迭代20次時，性能距BP算法僅0.05dB0.1dB左右。根據校驗矩陣的準循環(huán)特性，本文設計的譯碼器采用部分并行的譯碼結構，在資源和速度方面有較好的折中。在設計了譯碼器的整體結構的基礎上，重點設計實現了譯碼器的關鍵模塊，包括變量節(jié)點處理單元、校驗節(jié)點處理單元和存儲器設計，并對校驗節(jié)點處理單元做一定的優(yōu)化，相比優(yōu)化前節(jié)約了一半的資源。 10.學位論文 朱嘉 LDPC碼的實現及其應用 2007隨著無線通信技術