1、1,2.5 組合邏輯電路,2、邏輯函數(shù)與門網(wǎng)絡,2,2.5 組合邏輯電路,2.5.1 組合邏輯電路的定義與特點 組合邏輯電路(Combinational Logic Circuit) 又稱門網(wǎng)絡(Gate Network)， 由若干門電路級聯(lián)而成，無反饋。,3,4,5,2.5.2 組合邏輯電路的分析,6,7,8,9,10,2.5.3 用混合邏輯電路圖的方法描述組合邏輯,混合邏輯：正邏輯和負邏輯混合使用 正邏輯：正電平有效 負邏輯：負電平有效（用小圓圈表示） 門電路的內部功能僅僅由其限定符確定，采用正邏輯規(guī)定，高電平有效。 門電路的輸入/輸出端的小圓圈表示信號反相，從外部看是低電平有效。,11,

2、12,匹配線：連線的兩端都沒有或都有小圓圈 失配線：連線的一端有另一端沒有小圓圈 反變量信號與表示低電平有效的小圓圈相匹配,門電路本身不存在非的功能 邏輯非體現(xiàn)在門電路間的連線上,13,14,在混合邏輯描述的電路圖中，所有門電路的邏輯功能由其限定符確定，只有在信號傳遞過程中遇到失配線時，才將其反相。,失配線表示非邏輯 （電平不變邏輯變） 正邏輯 電平 負邏輯 1 H 0 0 L 1 注意邏輯與電平的區(qū)別,匹配線與匹配線， 失配線與失配線 相互等效 連線兩端可以同時加上或同時減去小圓圈 可以將小圓圈從連線的一端移到另一端,15,16,17,2.5.4 組合邏輯電路的語言描述方法,邏輯圖、邏輯方程

3、、真值表、卡洛圖 電子設計自動化：EDA （ Electronic Design Automation） 硬件描述語言：HDL （Hardware Description Language） 超高速集成電路硬件描述語言：VHDL （Very High Speed Integrated Circuit HDL）,18,VHDL語言（IEEE1076，IEEE1164）,軟件包（Package）： 指明文件中所用的變量或格式取自的標準庫或自定義庫 實體（Entity）： 給電路或系統(tǒng)的端口加以定義 結構（Architecture）： 用來描述電路的功能，有多種描述方法,19,電路邏輯功能的描述方法

4、,20,21,2.5.5 幾種常用的組合邏輯模塊,自頂相下設計方法： 從系統(tǒng)的總體行為出發(fā)，將整個系統(tǒng)逐步分解為若干基本模塊，每個模塊實現(xiàn)一種比較單一的功能，這些基本模塊都有相應的典型電路，一般都制成了中小規(guī)模集成電路。,22,2.5.5.1 編碼器(Encoder),編碼就是對某個輸入信號指定一組代碼 編碼器通常是一個m輸入n輸出的網(wǎng)絡(n=log2m) 輸入信號通常只允許一個有效，而輸出編碼是共同有效的。,23,4線-2線編碼器,24,25,8線-3線編碼器74148,26,輸入端的空心箭頭代表低電平有效。 輸出端也是低電平有效，編碼結果是輸入序號的反碼。 有一個控制輸入端：只有當使能端有效時編碼器才能工作。 有兩個控制輸出端：分別用正邏輯和負邏輯表示有有效信號輸入。,27,28,29,30,2.5.5.2 譯碼器(Decoder),譯碼是編碼的逆過程 將一組代碼還原成原來的信息 譯碼網(wǎng)絡有n個輸入和 m個輸出(m=2n),31,32,33,3線-8線譯碼器(74138),輸入端正電平有效 輸出端低電平有效 有三個控制輸入端,34,35,36,37,38,39,40,2.5.5.3 數(shù)據(jù)選擇器(MUX),從若干數(shù)據(jù)通道中選擇一路送到總線 等效為用編碼控制的單刀多擲開關 數(shù)據(jù)選擇器又稱多路器,41,8選1MUX(74151),42,43