1、實(shí)驗(yàn)非常簡(jiǎn)單CPU數(shù)據(jù)通路設(shè)計(jì) 姓名：方小開 班級(jí)：計(jì)科 2班 學(xué)號(hào)： 20060810202 【實(shí)驗(yàn)?zāi)康摹?1. 掌握CPU的設(shè)計(jì)步驟 2. 學(xué)會(huì)芯片的運(yùn)用及其功能 【實(shí)驗(yàn)環(huán)境】 Maxplus2環(huán)境下實(shí)現(xiàn)非常簡(jiǎn)單CPU數(shù)據(jù)通路的設(shè)計(jì) 【實(shí)驗(yàn)內(nèi)容】 可選以下實(shí)驗(yàn)之一： 1、繪制“非常簡(jiǎn)單CPU數(shù)據(jù)通路（MAX+PLUS I環(huán)境）數(shù)據(jù)通路 2、繪制移位-相加乘法電路（MAX+PLUS I環(huán)境） 3、繪制MIPS處理器數(shù)據(jù)通路（“畫筆”或Powerpoint或手工） 實(shí)驗(yàn)輔助材料 對(duì)上述三個(gè)實(shí)驗(yàn)，分別提供以下輔助材料： 1、“非常簡(jiǎn)單CPU數(shù)據(jù)通路，給出步驟和指導(dǎo)，見后。 2、乘法電路，給出實(shí)驗(yàn)

2、原理圖（MAX+PLUS啲gdf文件，但不完整或 有錯(cuò)誤）。 3、MIPS處理器，給出數(shù)據(jù)通路的圖片文件。 附：繪制“非常簡(jiǎn)單CPU數(shù)據(jù)通路步驟及指導(dǎo) 非常簡(jiǎn)單CPU的寄存器：一個(gè)8位累加器AC, 個(gè)6位的地址寄存器AR, 一個(gè)6位的程序計(jì)數(shù)器PC, 個(gè)8位的數(shù)據(jù)寄存器DR, 個(gè)2位的指令寄存 器IR。其數(shù)據(jù)通路詳見教材P。 1 、零件制作 6 位寄存器 （自行設(shè)計(jì)） 6 位計(jì)數(shù)器 （自行設(shè)計(jì)） 8 位寄存器 （可選擇 74 系列宏函數(shù) 74273） 8 位計(jì)數(shù)器 （由兩個(gè) 74161 構(gòu)成） 2 位寄存器 （由 D 觸發(fā)器構(gòu)成，自行設(shè)計(jì)） 6 三態(tài)緩沖器 （自行設(shè)計(jì)，可由 74244 內(nèi)部邏

3、輯修改而成） 8 三態(tài)緩沖器 （選擇 74 系列宏函數(shù) 74244，或作修改） alu 模塊（自行設(shè)計(jì)，限于時(shí)間，其內(nèi)部邏輯不作要求） 2、選擇器件，加入數(shù)據(jù)通路頂層圖 8 位累加器 AC： 選擇 8 位計(jì)數(shù)器 6 位地址寄存器 AR： reg6 6 位的程序計(jì)數(shù)器 PC： cou6 8位的數(shù)據(jù)寄存器DR:選擇8位寄存器 2位的指令寄存器IR:選擇2位寄存器 3、為PC DR加入三態(tài)緩沖器。 4、調(diào)整版面大小，器件位置。 5、設(shè)計(jì)地址引腳、數(shù)據(jù)引腳、 8位內(nèi)部總線，加入數(shù)據(jù)引腳到內(nèi)部總線的 緩沖器。 6、連接各器件之間以及到內(nèi)部總線的線路，設(shè)計(jì)并標(biāo)注各控制信號(hào)。 7、（選做）編譯之后，給出微操

4、作 ARv-PC的測(cè)試方法及仿真結(jié)果。 8、實(shí)驗(yàn)報(bào)告中應(yīng)給出各元部件的實(shí)現(xiàn)方法、內(nèi)部邏輯貼圖、打包符號(hào)說(shuō) 明及頂層的“非常簡(jiǎn)單CPU數(shù)據(jù)通路圖。 附2:移位相加乘法電路繪制思路 移位相加乘法可實(shí)現(xiàn)形如 UV-XX 丫的運(yùn)算，其中X、Y、U、V都是n位的 寄存器。簡(jiǎn)單起見，假設(shè)n=8。 1、元器件選擇 X :可選用74系列宏函數(shù)74273 丫 U、V:可嘗試兩個(gè)74194組合 C : D觸發(fā)器dff i :可嘗試選用74169 8位并行加法器：可由兩個(gè) 74181 （ S3S0=1001 M=1）組合成，或兩個(gè) 74283組合，或兩個(gè)7483組合而成，或自行設(shè)計(jì) 狀態(tài)計(jì)數(shù)器：可選74161 譯碼

5、器：用74138或74139 結(jié)束：D觸發(fā)器dff 2、 各元件設(shè)計(jì)好后，測(cè)試無(wú)誤（不作要求），打包成符號(hào)，即symbol， 用于定層圖的繪制。 3、頂層圖連線。 4、（選做）頂層圖編譯測(cè)試仿真。 5、實(shí)驗(yàn)報(bào)告。 【實(shí)驗(yàn)步驟】 基于前面非常簡(jiǎn)單CPU的模擬實(shí)驗(yàn)，我們掌握了非常簡(jiǎn)單 CPU的指令集結(jié)構(gòu)及 非常簡(jiǎn)單CPU的指令讀取過(guò)程，本次實(shí)驗(yàn)是在上次實(shí)驗(yàn)的基礎(chǔ)之上進(jìn)一步完成 非常簡(jiǎn)單CPU數(shù)據(jù)通路的設(shè)計(jì)，其步驟如下： 程序計(jì)數(shù)器的設(shè)計(jì)如下： ld o a o 0 0 O 0 o L - 6 p ceajlznoo 50 Mylcl 包 hl FIGO O0K Do oa mo 0 MIO 250 dNLLl 一忌 0 (J CD r- CLRN DCS. X CILK CLRM QO 6位地址寄存器的設(shè)計(jì)如下: 控制6位地址總線的三態(tài)緩沖器： A6 ,1 r 搟慣:C= V6.1 打包圖如下: fl C. f*i & ）】T r, x J GN * GH 鶯2 控制8位地址總線的三態(tài)緩沖器: 啞（JT :OUTPUT G II D Iai iirTb : Biiiain Y8 .1 AL.：1 昨（JT : GND A * 2 A 3 A 4 A 5 A 6 A 7 A 8