1、.'JK 觸發(fā)器的設(shè)計(jì)一、 JK 觸發(fā)器的組成在實(shí)際的數(shù)字系統(tǒng)中往往包含大量的存儲(chǔ)單元， 而且經(jīng)常要求他們?cè)谕粫r(shí)刻同步動(dòng)作，為達(dá)到這個(gè)目的， 在每個(gè)存儲(chǔ)單元電路上引入一個(gè)時(shí)鐘脈沖 （ CLK ）作為控制信號(hào)，只有當(dāng) CLK 到來(lái)時(shí)電路才被“觸發(fā)”而動(dòng)作，并根據(jù)輸入信號(hào)改變輸出狀態(tài)，把這種在時(shí)鐘信號(hào)觸發(fā)時(shí)才能動(dòng)作的存儲(chǔ)單元電路稱(chēng)為觸發(fā)器。觸發(fā)器是邊沿觸發(fā)工作， 即只有在上升沿或者是下降沿到來(lái)時(shí)才會(huì)改變內(nèi)部與輸出的電平。JK 觸發(fā)器是觸發(fā)器的一種，這里介紹主從JK 觸發(fā)器，它實(shí)際是由主從兩個(gè)鎖存器構(gòu)成，有六個(gè)三輸入與非門(mén)與兩個(gè)二輸入與非門(mén)構(gòu)成。它有兩個(gè)數(shù)據(jù)輸入端J、K，一個(gè)時(shí)鐘脈沖CLK

2、 ，兩個(gè)置位 /復(fù)位端 SD 、 RD ，兩個(gè)輸出端 Q 與 Q 。其電路圖如下所示：JK 觸發(fā)器的特性方程為：QJ Q(0 )KQ(0 )二、 JK 觸發(fā)器的工作原理如上原理圖所示：RD 與 SD 為置位 /復(fù)位控制端，由于用的是與非門(mén)，置位與復(fù)位控制端為低電平有效。當(dāng)SD =0， RD =1 時(shí)，置位端有效， Q1， Q0 ，輸出置 1；當(dāng) SD =1，RD =0 時(shí)，復(fù)位端有效， Q0 ，Q1，輸出端置 1；當(dāng) SD =1，RD =1 時(shí)，置位與復(fù)位端都不起作用，觸發(fā)器正常工作。CLK 為時(shí)鐘脈沖，主鎖存器是高電平跳變，當(dāng)CLK=1 時(shí)， Q主 隨著輸入信號(hào)JK 的變化而變化，而當(dāng)CLK

3、=0 時(shí)，主鎖存器被鎖定， Q主 的值不發(fā)生變化；從鎖存器是低電平跳變，當(dāng); .'CLK=1 時(shí)，從鎖存器鎖定， Q 的值不發(fā)生變化，當(dāng)CLK=0 時(shí)，鎖存器開(kāi)啟， Q的值隨著 Q主 值得變化而變化。 因此對(duì)于觸發(fā)器來(lái)說(shuō)， 只有當(dāng) CLK 的值由高電平變?yōu)榈碗娖降臅r(shí)候（即CLK 的下降沿），觸發(fā)器被觸發(fā)， Q 的值會(huì)發(fā)生變化。而對(duì)于鎖存器，當(dāng) J=K=1 時(shí)，鎖存器發(fā)生翻轉(zhuǎn)；當(dāng) J=1，K=0 時(shí)，鎖存器置 1；當(dāng)J=0， K=1 時(shí)，鎖存器置 0；當(dāng) J=K=0 時(shí)，觸發(fā)器的狀態(tài)保持不變。根據(jù)上述工作原理，我們可以列出JK 觸發(fā)器的真值表：SDCLKJKQ( 0)Q(0)QQRD01

4、XXXXX1010XXXXX01110001011100101011010101110110011110011011101010111101101111100111XX010111XX1010由以上真值表可以求得：當(dāng)置位 /復(fù)位端都為 1，時(shí)鐘脈沖為下降沿時(shí)，QJ Q( 0)KQ( 0) ；當(dāng)置位 /復(fù)位端都為 1，始終冒充為上升沿時(shí)，QQ( 0) 。對(duì)真值表進(jìn)行簡(jiǎn)化，如下：SDRDCLKJKQQ功能01XXX10置 110XXX01置 01100Q(0)Q(0 )保持110101置 0111010置 11111Q(0)Q(0)翻轉(zhuǎn)11XXQ(0)Q(0 )保持; .'三、 JK 觸發(fā)

5、器的設(shè)計(jì)由于該 JK 觸發(fā)器由六個(gè)三輸入與非門(mén)、兩個(gè)二輸入與非門(mén)和一個(gè)反相器組成，因此可以采取模塊化設(shè)計(jì)方法， 先創(chuàng)建三輸入與非門(mén)、 二輸入與非門(mén)和反相器的原理圖和版圖，然后通過(guò)調(diào)用它們的原理圖和版圖來(lái)設(shè)計(jì)JK 觸發(fā)器。1）JK 觸發(fā)器原理圖的創(chuàng)建首先來(lái)創(chuàng)建 JK 觸發(fā)器的原理。先創(chuàng)建三輸入與非門(mén)的原理圖與symbol，如下所示：; .'接著創(chuàng)建二輸入與非門(mén)的原理圖與symbol：創(chuàng)建反相器的原理圖與symbol：; .'然后通過(guò)調(diào)用反相器、二輸入與非門(mén)和三輸入與非門(mén)的 symbol 來(lái)創(chuàng)建 JK 觸發(fā)器的原理圖。紅色方框中為主鎖存器， 在 CLK 為高電平時(shí)跳變； 藍(lán)色方框中

6、為從鎖存器，由于其時(shí)鐘脈沖前加了一個(gè)反相器，它是在 CLK 為低電平時(shí)跳變。創(chuàng)建 JK 觸發(fā)器的 symbol，以便搭建仿真測(cè)試電路：2）JK 觸發(fā)器 版圖的創(chuàng)建JK 觸發(fā)器版圖的創(chuàng)建與原理圖創(chuàng)建一樣，也采取模塊化設(shè)計(jì)原則。先創(chuàng)建三輸入與非門(mén)的版圖，如下左圖所示：; .'接著創(chuàng)建二輸入與非門(mén)的版圖，如上右圖所示：創(chuàng)建反相器的版圖，如下所示：; .'最后通過(guò)調(diào)用三輸入與非門(mén)、二輸入與非門(mén)和反相器的版圖來(lái)生成JK 觸發(fā)器的版圖，如下所示：; .'對(duì) JK 觸發(fā)器的版圖進(jìn)行DRC 驗(yàn)證，結(jié)果如下：; .'對(duì) JK 觸發(fā)器的版圖進(jìn)行LVS 驗(yàn)證，結(jié)果如下：對(duì) JK 觸發(fā)

7、器的版圖進(jìn)行PEX 驗(yàn)證，結(jié)果如下：3）JK 觸發(fā)器的仿真驗(yàn)證對(duì) JK 觸發(fā)器的功能進(jìn)行仿真驗(yàn)證。首先創(chuàng)建一個(gè)仿真電路圖，如下圖所示。; .'SOUCRE 所接電源為 5V 直流信號(hào)， S_， D_，J，K ， CLK 所接電源分別為周期為 30us、40us、1us、7us、 8us 的 05V 的方波信號(hào)，設(shè)置好仿真環(huán)境，對(duì)輸入端 S_、D_、J、K 、CLK 和輸出端 Q、Q_進(jìn)行瞬態(tài)仿真。 仿真波形如下所示：; .'圖中由上到下七個(gè)波形分別為 S_、R_、CLK 、J、 K 、Q、Q_，對(duì)圖中波形進(jìn)行分析。對(duì)于 S_與 D_，S_=1，D_=1 時(shí)，輸出 Q 與 Q_隨

8、 J、 K 信號(hào)的變化而變化；當(dāng) S_=0，D_=1 時(shí)， Q=1，Q_=0，直接置 1，J、 K 信號(hào)無(wú)效；當(dāng) S_=1， D_=0 時(shí)， Q=0， Q_=1，直接置 0，J、K 信號(hào)無(wú)效；當(dāng) S_=0，D_=0 時(shí)， Q=1，Q_=1。J、K 無(wú)效，此時(shí) Q 與 Q_電位并不是相反。除了 S_、R_均為 0 的情況外， S_、R_端的功能與真值表中的描述完全一致，而由 JK 觸發(fā)器的電路圖可以退出 S_、R_均為 0 時(shí)， Q 與 Q_的輸出都為 1。將上圖中中 S_、 R_均為 1 時(shí)， CLK 、 J、K、 Q、Q_的圖形進(jìn)行放大可以得到下圖。由上圖可以分析觸發(fā)器中輸入端 J、K 的作用，顯然由上圖分析可得， J=1， K=1 時(shí)，實(shí)現(xiàn)翻轉(zhuǎn)功能； J=1，K=0 時(shí)，實(shí)現(xiàn)置位（置 1）的功能； J=0，K=1 時(shí)，實(shí)現(xiàn)復(fù)位（置 0）的功能； J=0 看， K=0 時(shí)，則輸出情況保持不變。顯然波形圖