1、用 VHDL 語言在 CPLD 上實現(xiàn)串行通信引言隨著 EDA 技術(shù)得發(fā)展，CPLD 已經(jīng)在許多方面得到了廣泛應(yīng)用，而串行通信是實現(xiàn)遠(yuǎn)程測控的重要手段。本文利用 VHDL 語言在 CPLD 上實現(xiàn)了串行通信，完全可以脫離單片機(jī)使用，克服了單片機(jī)的許多缺點。串口結(jié)構(gòu)及內(nèi)容本設(shè)計所采用的是異步通信方式，可以規(guī)定傳輸?shù)囊粋€數(shù)據(jù)是10 位，其中最低位為啟動位( 邏輯 0 低電平) ，最高位為停止位(邏輯 1 高電平 )，中間 8 位是數(shù)據(jù)位。 為了方便對數(shù)據(jù)進(jìn)行正確控制，選取發(fā)送 (接受 )每位數(shù)據(jù)用4 個時鐘周期。 為了能夠達(dá)到串行通信的波特率，例如 4800B/s，則需把時鐘頻率設(shè)為19.2kHz

2、 。系統(tǒng)結(jié)構(gòu)如圖1 所示：圖 1系統(tǒng)原理首先介紹串行通信發(fā)送器的工作原理。 6 位計數(shù)器用于判斷發(fā)送的數(shù)據(jù)是否發(fā)送完畢及在發(fā)送完畢后裝入新的數(shù)據(jù)，其 VHDL 語言程序如下：1由于本設(shè)計中選取一位數(shù)據(jù) 4 個時鐘周期， 因此當(dāng)計數(shù)到 “ 100111時”，表示 10 位數(shù)據(jù)發(fā)送完畢； 此時將加載信號 “l(fā)oad置” 1，則向移位寄存器加載 10 位數(shù)據(jù)。此計數(shù)器的時鐘信號由 3 位計數(shù)器的進(jìn)位信號提供，3 位計數(shù)器程序為如下：當(dāng)計數(shù)脈沖為 3 時，計數(shù)器清零并發(fā)出進(jìn)位信號 “ carry，”“ carry既”是 6 位計數(shù)器的時鐘信號，又是移位寄存器的移位脈沖，移位寄存器實際上在發(fā)送器中是一個

3、并串轉(zhuǎn)換器，其程序為如下：當(dāng)加載信號高有效時，10 位數(shù)據(jù)從外部寄存器中并行載入REG10，載入后在 “ carry有”效時， 即每 4 個 CLK 周期右移一位進(jìn)入鎖存器，進(jìn)而從TXD 發(fā)出。發(fā)送器的仿真波形如圖2 所示。2圖 2接收器的結(jié)構(gòu)與模塊的功能與發(fā)送器相似。通過判斷接收鎖存器中的起始位是否為零，來確定接收與否。若有效時， 3 位計數(shù)器開始計數(shù)，將鎖存器中的數(shù)據(jù)逐位右移到移位寄存器中，6 位計數(shù)器同樣計數(shù)到“100111”，此時表示已接收 10 位數(shù)據(jù)，發(fā)出信號把移位寄存器中的數(shù)據(jù)并行讀出。接收器中的移位寄存器其實是一個串并轉(zhuǎn)換器。結(jié)論以上就是串行通信的基本結(jié)構(gòu)和原理，在工程中可能對波特率的要求不同。可以利用CPLD 的在線可編程功能，通過修改發(fā)送(接收 )每一位的時間來控制波特率，比如把一位數(shù)據(jù)每4 個 CLK 改為 2 個 CLK ，則