1、當前的處理器主頻和I/O帶寬都很高，需要內(nèi)存提供很高的數(shù)據(jù)傳輸率來配合。要知道內(nèi)存帶寬至少要和前端總線帶寬同步，這樣才不至于影響處理器性能的發(fā)揮。而且處理器的速度提升還在不斷的進行中，內(nèi)存需要每秒鐘提供更多的數(shù)據(jù)來滿足處理器的要求。目前的內(nèi)存速度提升已經(jīng)相當困難，這時候轉(zhuǎn)變到DDR2不失為合理的時機，它提供了一條提高內(nèi)存帶寬的康莊之道，可以緩解當前遇到的很多問題。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)提高內(nèi)存性能的兩個途徑內(nèi)存的性能通過下面的公式來計算：速度=位寬×頻率速度用來表示內(nèi)存的性能(MB/s)，位寬是指內(nèi)存總線的寬度(bit)，頻率當然就是指數(shù)據(jù)傳

2、輸?shù)念l率，注意，這里說的是數(shù)據(jù)傳輸?shù)念l率，而不是內(nèi)存的工作頻率，在DDR時代，數(shù)據(jù)傳輸頻率是內(nèi)存工作頻率的二倍。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)因此，提高性能有兩種方式，增加內(nèi)存總線的位寬或者是提高內(nèi)存工作的頻率。好的，讓我們來看看內(nèi)存如今的狀態(tài)是怎么樣。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)雖然內(nèi)存發(fā)展出很多的類型，但是它們都是基于原始的DRAM單元，實際上，它是一個晶體管和一個電容的結(jié)合體，很簡單但也很高效。有很多嘗試希望丟棄這種陣舊的以晶體管為基礎(chǔ)的存儲方式，出現(xiàn)了一些新的存儲技術(shù)，如MRAM(Magnetoresistive R

3、AM)，F(xiàn)RAM (Ferroelectric RAM)等，但是它們都沒有獲得足夠的成功。沒有其它內(nèi)存類型能夠提供一個和DRAM相似的，結(jié)合了容量，價格和速度的解決方案。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)當然還有很多快速的基本單元結(jié)構(gòu)，象靜態(tài)內(nèi)存(SRAM)，它不象動態(tài)內(nèi)存那樣需要刷新(預充電)，但是它的每個存儲單元耗用了大量的晶體管，它太貴太大了，因此內(nèi)存芯片不能夠達到足夠大的容量，還有一些廉價的解決方案，但是它們的性能無法用于PC的主內(nèi)存系統(tǒng)。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)換句話說，基本的DRAM架構(gòu)仍然是現(xiàn)代內(nèi)存類型的基礎(chǔ)，

4、因此，所有的現(xiàn)代內(nèi)存類型都繼承了DRAM的優(yōu)點和缺點：它需要刷新(預充電，不然隨著漏電，DRAM中的數(shù)據(jù)會消失)，以及有操作頻率的上限(這也是用電容充電來存儲數(shù)據(jù)的弊病)。來談?wù)勛詈蟮膮?shù)，你能夠注意到時鐘頻率是很長時間以來DRAM唯一改變的地方。當PC的其它子系統(tǒng)變得越來越快時，只有經(jīng)典的內(nèi)存單元組織結(jié)構(gòu)很難提高它的時鐘頻率。實際上，時鐘頻率的提升完全要歸功于半導體工藝的進步，DRAM的結(jié)構(gòu)沒對頻率提升做出貢獻。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)今天，只有那些特別挑選的內(nèi)存存儲陣列的工作頻率能達到275MHz(如Hynix發(fā)布的DDR550)，這些都是成本高昂的

5、產(chǎn)品，無法達到大批量生產(chǎn)。需要注意的是內(nèi)存存儲陣列的頻率是無法達到550MHz的，這里說的是內(nèi)存的傳輸速度。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)因此，我們只剩下一條路，那就是增加內(nèi)存總線的寬度，但是，這個方法受到了很多限制：今天，標準平臺使用雙通道128bit內(nèi)存總線，它的設(shè)計，布線已經(jīng)比原來64位內(nèi)存通道的主板復雜了很多，幾乎很難在合理的成本下再提高內(nèi)存總線位數(shù)。繼續(xù)增加總線寬度，不但成本高昂，而且?guī)淼碾姶鸥蓴_會造成極大的負面影響。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)看來，我們給自己制造了一個死鎖，內(nèi)存單元無法提高頻率，內(nèi)存總線位寬也

6、不能輕易增加，我們該何去何從？DDR2內(nèi)存就是解決方案SDRAM (Synchronous Dynamic Random-Access Memory)首先，讓我們回憶一下已經(jīng)被放棄的SDRAM的工作原理，實際上，它內(nèi)部包括了許多存儲單元陣列，以及輸入/輸出緩存和電源/刷新電路，最后一個單元(電源/刷新電路)和我們下面的描述沒有關(guān)系。它的三個子系統(tǒng)(存儲單元陣列，輸入/輸出緩存)都以相同的頻率工作，這就是它為什么稱為同步內(nèi)存的原因。舉例來說，一個100MHz，64位總線寬度的SDRAM，內(nèi)存的數(shù)據(jù)通過I/O緩存然后到達內(nèi)存控制器。這個內(nèi)存模組就是我們所熟知的PC100內(nèi)存，它的帶寬為800MB/

7、s(100MHz×8 bytes或64 bits)，每個時鐘周期傳輸一次數(shù)據(jù)，它在時鐘的上升沿傳輸數(shù)據(jù)。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)DDR (Double Data Rate SDRAM)DDR之所以叫這個名字，是因為它能夠以相同頻率SDRAM的兩倍來傳輸數(shù)據(jù)，也就是說，每時鐘周期傳輸兩次數(shù)據(jù)，它在時鐘信號的上升沿和下降沿傳輸數(shù)據(jù)。但是加倍的數(shù)據(jù)從何而來，設(shè)計人員使用了一個小小的詭計：內(nèi)存的存儲單元工作在相同的時鐘頻率下，但是內(nèi)部總線加寬，以這種方式推進內(nèi)存模組的速度。換句話說，從內(nèi)部陣列到緩存之間的總線寬度是外部總線(buffer到控制器)的兩倍

8、，結(jié)果就使得緩存到控制器的數(shù)據(jù)傳輸率達到內(nèi)部存儲單元工作頻率的兩倍。也就是說，存儲單元使用一個很寬但較慢的總線，但是當數(shù)據(jù)傳輸?shù)娇刂破鲿r使用了一個較窄但是快速的總線。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)如果以實際的數(shù)字來衡量，SDRAM內(nèi)部的存儲陣列的總線是32位，工作頻率為100MHz，緩存到外部控制器的總線也是32位，工作頻率100MHz。這里數(shù)據(jù)流沒什么改變，內(nèi)部和外部總線寬度與頻率都沒有變化，SDRAM模組通過同步讀取兩顆芯片達到64位的帶寬。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)DDR的情況有所不同，內(nèi)部的存儲陣列通過一條64位，

9、100MHz的總線連接I/O緩存(或者叫信號放大器)，但是數(shù)據(jù)到內(nèi)存控制器需要兩次通過32位的總線。換句話說，每時鐘周期傳輸兩次數(shù)據(jù)，分別通過時鐘的上升沿和下降沿傳輸信號。結(jié)果就是，數(shù)據(jù)傳輸率是內(nèi)部存儲陣列頻率的兩倍。我們可以描繪一個明顯的場景：數(shù)據(jù)流慢慢通過寬的管道，然后進入一個狹窄的管道，但是流動的速度更快。DDR內(nèi)存模組也是64位，模組上的兩顆芯片同步讀寫。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)這樣的內(nèi)存被稱為DDR200(通過數(shù)據(jù)傳輸率來命名)或者稱為PC1600。實際上，內(nèi)部的DRAM存儲單元在DDR266內(nèi)存中的工作頻率是133MHz，在DDR333中，存

10、儲陣列的工作頻率是166MHz，DDR400中的存儲陣列工作頻率是200MHz，目前最快的DDR SDRAM的頻率(這里不包括那些超頻的內(nèi)存)達到了550MHz，它的內(nèi)部陣列工作頻率達到275MHz，這個頻率已經(jīng)很難再繼續(xù)提高。此時，就需要一個新的內(nèi)存標準可以在今后一段時間內(nèi)保證內(nèi)存頻率和性能可以穩(wěn)定的提高。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)DDR2通過上面對DDR SDRAM的講解，DDR2的特性就很容易理解了，和DDR一樣，它的內(nèi)部存儲陣列到I/O緩存之間通過一條寬敞的64位，100MHz總線，但是數(shù)據(jù)從緩存?zhèn)鬏數(shù)酵獠靠刂破魍ㄟ^一條快速而狹窄的總線(16位，2

11、00MHz)，外部總線仍然使用雙倍傳輸數(shù)據(jù)的策略，我們得到的數(shù)據(jù)傳輸率為400MHz。因此，64位模組需要同時使用4個段(banks)。這個內(nèi)存模組被稱為DDR2-400，它的標記方法和DDR內(nèi)存相同，都是以內(nèi)存的數(shù)據(jù)傳輸率來標識。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)圖片如下： 圖為各種內(nèi)存工作原理對比圖因此，以同樣100MHz頻率工作的DRAM存儲單元，我們使用不同的內(nèi)存模組寬度，得到不同的內(nèi)存帶寬，SDRAM是800MB/s，DDR SDRAM是1600MB/s，DDR2 SDRAM則達到了3200MB/s的數(shù)據(jù)傳輸率！感謝多路復用技術(shù)，內(nèi)存模組通過同時使用低速

12、的內(nèi)存陣列可以達到高帶寬，哈哈，這不就是我們期盼的解決之道嗎。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)下面會詳細解析DDR2的多路復用技術(shù)，實際上就是prefetch(數(shù)據(jù)預取技術(shù)) 4-bit prefetch DDR 2提高帶寬的關(guān)鍵技術(shù)現(xiàn)在的DRAM內(nèi)部都采用4個bank的結(jié)構(gòu)，每個bank由存儲單元(cell)隊列構(gòu)成，存儲單元隊列通過行(row)和列(column)地址定位。讓我們看看基本的內(nèi)存讀操作的工作流程：首先是命令和地址信息輸入，經(jīng)過地址解碼器分解成bank(段)和Word(字)選擇，Word選擇就是行選擇，之后是對存儲單元進行再存儲(Restore)

13、和預充電(Precharge)。然后是Column(列)選擇，到此為止存儲單元(cell)已經(jīng)被定位。存儲單元的數(shù)據(jù)被輸出到內(nèi)部數(shù)據(jù)總線(Internal Data Bus)，最后通過輸出電路輸出數(shù)據(jù)。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)從內(nèi)存的讀操作中可以了解到內(nèi)存工作的幾個瓶頸，它們分別是內(nèi)存單元的再存儲和預充電的延時，這個延遲屬于bank內(nèi)部的延遲，由于DRAM結(jié)構(gòu)的限制這個延遲本身不太好解決。還有內(nèi)部數(shù)據(jù)總線(Internal Data Bus)的頻率限制，內(nèi)部數(shù)據(jù)總線是連接DRAM顆粒中4個bank的總線，最后一個DRAM的瓶頸是輸入/輸出電路的延遲。圖片

14、如下： 圖為內(nèi)存數(shù)據(jù)傳輸機理對于內(nèi)部數(shù)據(jù)總線頻率較低的瓶頸，可以通過使用Prefetch(數(shù)據(jù)預取)架構(gòu)來解決，舉例來說PC133 SDRAM采用了管線突發(fā)架構(gòu)(Pipeline)或者說是1bit Prefetch，因此它內(nèi)部數(shù)據(jù)總線的頻率是133MHz和數(shù)據(jù)輸出端的數(shù)據(jù)傳輸率是一樣的。DDR內(nèi)存采用了2bit Prefetch技術(shù)，因此它輸出端的數(shù)據(jù)傳輸率是內(nèi)部數(shù)據(jù)總線頻率的2倍，以DDR400為例，它的內(nèi)部數(shù)據(jù)總線的頻率是200MHz，而輸出端的數(shù)據(jù)傳輸率達到了400MHz。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)我們知道DRAM內(nèi)部存儲單元的頻率提高比較困難且成本

15、較高，DDR333的核心頻率已經(jīng)達到了167MHz，為了解決外部數(shù)據(jù)傳輸率和核心速度之間的矛盾，DDR2采用了4bit Prefetch(數(shù)據(jù)預取架構(gòu))，因此DDR2 400的核心頻率僅為100MHz，DDR2 533的核心頻率為133MHz，因此DDR2很好的解決了DRAM核心頻率和外部數(shù)據(jù)傳輸頻率之間的問題。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)從SDRAM開始，內(nèi)存就可以和時鐘同步，最初的SDRAM采用了管線架構(gòu)(Pipeline architecture)，首先是地址信號(Add)和時鐘(CLK)同步，地址信號經(jīng)過譯碼選取內(nèi)存隊列中相應(yīng)的單元，內(nèi)存隊列中選中的

16、數(shù)據(jù)通過內(nèi)部數(shù)據(jù)總線輸出到信號放大電路。SDRAM的信號輸出部分也是和時鐘信號同步的，這就好象一條連續(xù)的管線一樣。由于全部操作都和時鐘同步，因此也叫同步內(nèi)存。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)DDR采用了2位預取(2-bit prefetch)，也就是2：1的數(shù)據(jù)預取，2bit預取架構(gòu)允許內(nèi)部的隊列(column)工作頻率僅僅為外部數(shù)據(jù)傳輸頻率的一半。在SDRAM中數(shù)據(jù)傳輸率完全參考時鐘信號，因此數(shù)據(jù)傳輸率和時鐘頻率一樣。DDR2采了4位預取(4-bit prefetch)，這就是DDR2提高數(shù)據(jù)傳輸率的關(guān)鍵，可以在不提高內(nèi)部存儲陣列頻率的情況下提高數(shù)據(jù)輸出帶寬，

17、未來的DDR3還有現(xiàn)在的RDRAM采用了8位數(shù)據(jù)預取。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)相對于SDRAM，DDR擴展了原來SDRAM的設(shè)計。由于2bit Prefetch架構(gòu)可以同存取兩個bank的數(shù)據(jù)，使內(nèi)部數(shù)據(jù)總線的帶寬提高兩倍，因此在內(nèi)存的輸出端可以在時鐘信號的上升延和下降延傳輸數(shù)據(jù)，DDR的數(shù)據(jù)傳輸率是實際工作頻率的兩倍。DDR2通過使用4-bit預取架構(gòu)來提高數(shù)據(jù)傳輸率，降低對內(nèi)部bank頻率的要求。采用4-bit prefetch架構(gòu)使DDR2僅能使用兩種數(shù)據(jù)突發(fā)傳輸長度(burst length)，BL=4或BL=8。這個比較容易理解，因為DDR2一

18、次存取4bit數(shù)據(jù)，所以數(shù)據(jù)突發(fā)長度也就成了4或8。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)下面是DDR2和DDR主要思想的區(qū)別，實際上，這兩種內(nèi)存的差別不僅僅在帶寬上。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)除了帶寬，這里還有一個重要的參數(shù)是延遲，就象我前面所說的，存儲單元不會一直處于可用狀態(tài)，因此它們要進行刷新操作。而且，即使存儲單元可用，也不可能立即得到它的內(nèi)存：這里還有其它類型的延遲，如設(shè)置行和列的地址，這此延遲都是不能避免的，它們由DRAM單元的本質(zhì)所決定。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)讓我們看看會有那

19、些延遲，例如內(nèi)存陣列工作的時鐘組合是2-2-2，如果內(nèi)存陣列在所有的方案中以相同的頻率工作，那么所有的模組都具有同樣的延遲(我是說PC100，DDR200，DDR2-400)。它們僅僅是帶寬的區(qū)別。順便提一下，2-2-2組合的含義是：CAS延遲，RAS到CAS的延遲和RAS預充電時間。第一個數(shù)字是取得列地址的延遲時間，第二個數(shù)字是行和列地址之間的延遲，第三個數(shù)字是存儲單元充電時間，預充電實際上是對行數(shù)據(jù)進行讀操作。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)但實際上，存儲單元不會工作在相同的頻率上，舉例來說PC133就是一個使用非常普遍的SDRAM，它的DRAM單元工作在1

20、33MHz上。因此，DDR200雖然有著比PC133更高的帶寬，但是它的相應(yīng)延遲卻更慢(內(nèi)部陣列的工作頻率僅100MHz)，PC133的存儲單元的頻率要比DDR200存儲單元的頻率高33%。結(jié)果就是，DDR266才具有和PC133一樣的延遲上的優(yōu)勢。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)今天我們也看到類似的情形，DDR200和DDR2-400具有相同的延遲，而后者具有高一倍的帶寬。實際上，DDR2-400和DDR400具有相同的帶寬，它們都是3.2GB/s，但是，DDR400的存儲陣列工作頻率是200MHz，而DDR2-400的存儲陣列工作頻率是100MHz，也就是說

21、DDR2-400的延遲要高于DDR400。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)讓我們來比較一下數(shù)字，以DDR400為例，我們通常設(shè)置2或者2.5個時鐘延遲，有時是3。也就是10到15納秒，對于DDR2-400，來計算一下它的延遲：核心工作在100MHz，具有2個時鐘延遲，它意味著20ns的延遲，接口部分占用4個時鐘延遲(不過接口工作的頻率更高)，結(jié)果就是DDR2模組的延遲將會是4-4-4個時鐘周期，考慮到這里使用很低的核心頻率，我們希望看到未來DDR2-400具有3-3-3的特征，但是即使如此，DDR2-400也是輸給DDR400的。電+腦*維+修-知.識_網(wǎng)(w_

22、ww*dnw_xzs*co_m)情況看上去有些荒謬，DDR2雖然能提供更大的帶寬，具有潛在的優(yōu)勢，但是，DDR2初期的產(chǎn)品在性能上甚至落后于DDR。我們都知道，一樣產(chǎn)品需要有其優(yōu)勢才能吸引購買者，那DDR2還有那些優(yōu)勢呢。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)速度之外DDR內(nèi)存通常采用TSOP芯片封裝形式，這種封裝形式可以很好的工作在200MHz上，當頻率更高時，它過長的管腳就會產(chǎn)生很高的阻抗和寄生電容，這會影響它的穩(wěn)定性和頻率提升的難度。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)這里就需要說到另一種封裝BGA或者Ball Grid Array，

23、它可以適應(yīng)更高的工作頻率，如在顯卡中已經(jīng)使用了大量用BGA封裝的高速顯存。這種封裝具有很低的阻抗和寄生電容，并且具有更小的幾何尺寸，允許更在效的散熱。DDR2內(nèi)存顆粒將采用BGA封裝。不過，天下沒有免費的午餐，BGA封裝的成本要高于TSOP。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)注意BGA封裝并不是DDR2內(nèi)存所獨有的，其實很早以前，Kingmax就已經(jīng)使用BGA封裝的DDR內(nèi)存，此外顯卡上也大量使用BGA封裝的顯存顆粒。BGA封裝可以工作在更高的時鐘頻率下。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)封裝上的差別僅僅是DDR和DDR2諸多差異中的

24、一項，如果大家還記得信號終結(jié)，我們知道在使用SCSI硬盤時也需要用到信號終結(jié)電路。簡單的說，高頻信號會在信號線的終點產(chǎn)生反射，這會影響信號品質(zhì)，混淆有用的信號和反向信號。我們需要防止這種現(xiàn)象的發(fā)生，通過在電路終點使用終結(jié)電阻來減少信號反射，保證信號的完事性。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)在使用DDR SDRAM的主板上都有幾百顆的信號終結(jié)電阻，只要你注意觀察DIMM插槽下方那些大量的電阻器，它們就是所謂的終結(jié)電阻，大量的終結(jié)電阻會增加主板的制造成本。DDR2把終結(jié)電路直接內(nèi)建在核心中，因此就不再需要主板上提供終結(jié)電路。實際上，不同的內(nèi)存模組對終結(jié)電路的要求是不

25、一樣的，終結(jié)電阻的大小決定了數(shù)據(jù)線的信號比和反射率，終結(jié)電阻小則數(shù)據(jù)線信號反射低但是信噪比也較低；終結(jié)電阻高，則數(shù)據(jù)線的信噪比高，但是信號反射也會增加。因此主板上的終結(jié)電阻并不能非常好的匹配內(nèi)存模組，還會在一定程度上影響信號品質(zhì)。DDR2可以根據(jù)自已的特點內(nèi)建合適的終結(jié)電阻，這樣可以保證最佳的信號波形。使用DDR2不但可以降低主板成本，還得到了最佳的信號品質(zhì)，這是DDR不能比擬的。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)其它DDR2比DDR優(yōu)越的地方發(fā)熱量，通常容量的DDR模組(256MB-512MB)的發(fā)熱量并不是很高，但是當模組的容量增加時，它的發(fā)熱量就體現(xiàn)出來了。

26、舉例來說，安裝4GB內(nèi)存到插槽中，在峰值調(diào)用下內(nèi)存的發(fā)熱量將在35-40W之間，這是個不小的數(shù)字了。雖然這樣容量的內(nèi)存在今天并不常見，但是明天呢。因此，需要預先解決這個問題，減少發(fā)熱量最好就是使用新的內(nèi)存標準。而且內(nèi)存的工作頻率(往往發(fā)熱量是和工作頻率共同增長的)將會得到不斷的增加，因此我們也需要盡快解決發(fā)熱量的問題。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)DDR2值得驕傲的地方，它的核心工作電壓僅為1.8V，而DDR的核心工作電壓在2.5-2.6V(高電壓意味著高發(fā)熱)，因此，DDR2產(chǎn)生的熱量要小于DDR，估計可以減少30%。實際上，我們也注意到目前有許多DDR也工

27、作在1.8V，但由于DDR模組規(guī)格要求2.5V工作電壓，因此它需要把2.5V的輸入電壓進行轉(zhuǎn)換，這部分會變成熱量散發(fā)，因此使用低電壓DDR也不能減少模組的發(fā)熱量。圖片如下： 圖為DDR內(nèi)存工作機理DDR2增加了posted CAS命令，它改變了以前對SDRAM延遲的理解。我們知道在SDRAM和DDR SDRAM的操作過程中存在許多延遲，如RAS到CAS的(行選擇信號到列選擇信號)的延遲tRCD(延遲也可稱為潛伏周期)。在200MHz的頻率下，tRCD延遲大約是20ns，這肯定會降低總線的利用效率。posted CAS命令通過使用附加延遲(additive latency)的概念來解決這個問題。簡單說，設(shè)定整個讀延遲為CAS延遲(CL)加上附加延遲，這樣做的好處是能夠使CAS命令緊接著RAS命令，tRCD被附加延遲取代。而DDR2的寫延遲為讀延遲周期減一個時鐘周期，DDR2通過增加地址和命令的FIFO(先入先出)寄存器來實現(xiàn)posted CAS，通過寄存器保存CAS命令和地址直到附加延遲結(jié)束。在DDR2段交錯操作(bank-interleaving operation)時使用4bit突發(fā)模式來提高總線利用率。電+腦*維+修-知.識_網(wǎng)(w_ww*dnw_xzs*co_m)其它改進的地方，DDR2引入了一個被稱為Additive Latency(附加延遲)的