1、西南科技大學(xué)實(shí)驗(yàn)報(bào)告課程名稱： 基于FPGA的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì) 實(shí)驗(yàn)名稱： 基于原理圖的十進(jìn)制計(jì)數(shù)器設(shè)計(jì) 姓 名： 周偉 學(xué) 號(hào): 20115398 班 級(jí)： 電子1103 指導(dǎo)教師： 劉桂華 西南科技大學(xué)信息工程學(xué)院制 實(shí)驗(yàn)一:基于原理圖的十進(jìn)制計(jì)數(shù)器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模?. 熟悉和掌握ISE Foudation軟件的使用；2. 掌握基于原理圖進(jìn)行FPGA設(shè)計(jì)開發(fā)的全流程；3. 理解和掌握“自底向上”的層次化設(shè)計(jì)方法；4. 溫習(xí)數(shù)字電路設(shè)計(jì)的基礎(chǔ)知識(shí)。二、 實(shí)驗(yàn)原理：完成一個(gè)具有數(shù)顯輸出的十進(jìn)制計(jì)數(shù)器設(shè)計(jì)，原理圖如圖2.1所示。十進(jìn)制計(jì)數(shù)器七段數(shù)碼管顯示譯碼器使能控制端時(shí)鐘端異步清零端FPG

2、A圖2.1 十進(jìn)制計(jì)數(shù)器原理圖本實(shí)驗(yàn)為完成設(shè)計(jì)，采用了自底向上的設(shè)計(jì)流程。自底向上設(shè)計(jì)是一種設(shè)計(jì)程序的過程和方法，是在設(shè)計(jì)具有層次結(jié)構(gòu)的大型程序時(shí)，先設(shè)計(jì)一些較下層的程序，即去解決問題的各個(gè)不同的小部分，然后把這些部分組合成為完整的程序。自底向上設(shè)計(jì)是從底層（具體部件）開始的，實(shí)際中無論是取用已有模塊還是自行設(shè)計(jì)電路，其設(shè)計(jì)成本和開發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計(jì)是從最底層開始的，所以難以保證總體設(shè)計(jì)的最佳性，例如電路結(jié)構(gòu)不優(yōu)化、能夠共用的器件沒有共用。在現(xiàn)代許多設(shè)計(jì)中，是混合使用自頂向下法和自頂向上法的，因?yàn)榛旌蠎?yīng)用可能會(huì)取得更好的設(shè)計(jì)效果。一般來說，自頂向下設(shè)計(jì)方法適用于設(shè)計(jì)各種規(guī)模的數(shù)

3、字系統(tǒng)，而自底向上的設(shè)計(jì)方法則更適用于設(shè)計(jì)小型數(shù)字系統(tǒng)。1、 七段數(shù)碼管譯碼器的設(shè)計(jì)七段數(shù)碼管屬于數(shù)碼管的一種，是由7段二極管組成。按發(fā)光二極管單元銜接方式分為共陽極數(shù)碼管和共陰極數(shù)碼管。本實(shí)驗(yàn)使用共陰數(shù)碼管。它是指將一切發(fā)光二極管的陰極接到一同構(gòu)成公共陰極(COM)的數(shù)碼管。共陰數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極COM接到地線GND上，當(dāng)某一字段發(fā)光二極管的陽極為高電平相應(yīng)字段就點(diǎn)亮，當(dāng)某一字段的陽極為低電平相應(yīng)字段就不亮。顯示譯碼器，一般是將一種編碼譯成十進(jìn)制碼或特定的編碼，并通過顯示器件將譯碼器的狀態(tài)顯示出來。根據(jù)顯示的要求，可以得到七段顯示譯碼器產(chǎn)生的各段LED輸出與輸入的二進(jìn)制對(duì)應(yīng)關(guān)系：表2.

4、1七段字符顯示真值表數(shù)碼A3A2A1A0ABCDEFG000001111110100010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A10101110111b10110011111c11001001110d11010111101E11101001111F11111000111最小項(xiàng)譯碼器輸出能產(chǎn)生輸入變量的所有最小項(xiàng)，而任何一個(gè)組合邏輯函數(shù)都可以變換為最小項(xiàng)之和的標(biāo)準(zhǔn)形式，故采用譯碼器和門電路可實(shí)現(xiàn)任何單輸出或多輸出的組合邏輯函數(shù)。當(dāng)

5、譯碼器輸出低電平有效時(shí)，一般選用與非門；當(dāng)譯碼器輸出高電平有效時(shí)，一般選用或門。為了電路簡(jiǎn)單，我選擇使用或非門。本實(shí)驗(yàn)可以采用ISE軟件自帶的“Decoder”庫中的4線-16線譯碼器D4_16E（帶使能端，輸出高電平有效）和“Logic”庫中的或非門。根據(jù)表2.1，可以繪制關(guān)于數(shù)碼管A段的邏輯電路圖如圖2.2所示。同理可繪制出剩余各段輸出的邏輯圖。將以上繪制好的電路圖生成對(duì)應(yīng)的原理圖模塊，再繪制一個(gè)新的原理圖，調(diào)用剛生成的各段輸出邏輯圖的原理模塊，得到完整的七段顯示譯碼器設(shè)計(jì)如圖2.2所示。圖2.2 七段顯示譯碼器2、 十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)調(diào)用ISE軟件自帶的“Counter”庫中的十進(jìn)制計(jì)數(shù)

6、器CD4CE。CD4CE是一個(gè)同步十進(jìn)制器，輸入有異步清零控制端CLR、工作使能控制端CE和時(shí)鐘輸入端C，輸出有BCD碼計(jì)數(shù)值輸出端Q3Q0，進(jìn)位輸出端TC和輸出狀態(tài)標(biāo)志位CEO。CD4CE的功能表如表2.2所示。最后完成的計(jì)數(shù)器總邏輯電路設(shè)計(jì)如圖2.4所示，其中TC端直接輸出驅(qū)動(dòng)數(shù)碼管的小數(shù)點(diǎn)段dp,作為進(jìn)位標(biāo)志位。表2.2 CD4CE的功能表 圖2.3十進(jìn)制計(jì)數(shù)器總邏輯電路三、 實(shí)驗(yàn)內(nèi)容1、 設(shè)計(jì)七段譯碼顯示電路新建一個(gè)工程，用led7命名。為工程新建一個(gè)原理圖文件，命名為segA。采用“最小項(xiàng)譯碼器+邏輯門”的方案，調(diào)用ISE自帶的元件符號(hào)，按圖3.1所示繪制好數(shù)碼管A段LED的驅(qū)動(dòng)邏輯

7、電路。并生成原理圖模塊符號(hào)，以便后面調(diào)用。使用相同的方法，按照下面各圖搭建數(shù)碼管B段LED、C段LED、D段LED、E段LED、F段LED、G段LED的驅(qū)動(dòng)邏輯電路，并分別命名為segB、segC、segD、segE、segF、segG，生成各自的原理圖模塊符號(hào)。圖3.1 segA原理圖 圖3.8 segA集成模塊圖 再為工程新建一個(gè)原理圖文件，命名為seg7，調(diào)用前面生成的AG段輸出函數(shù)模塊符號(hào)，如圖2.2所示繪制七段顯示譯碼器原理圖。生成模塊符號(hào)，以便后面調(diào)用。2、 設(shè)計(jì)十進(jìn)制計(jì)數(shù)器調(diào)用CD4CE計(jì)數(shù)器符號(hào)和seg7模塊符號(hào)，繪制計(jì)數(shù)器頂層原理圖。圖3.15十進(jìn)制計(jì)數(shù)器總邏輯電路四、 實(shí)驗(yàn)

8、仿真1、 七段譯碼顯示電路的仿真在資源管理區(qū)將“Sources for”設(shè)置為“Behavioral Simulation”，然后在任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“New Source”命令，然后選中“Test Bench WaveForm”類型，輸入文件名為“test_segA”，點(diǎn)擊Next進(jìn)入下一頁，設(shè)置好激勵(lì)波形的參數(shù)。設(shè)置好波形后在資源管理區(qū)中選中test_segA，在資源操作區(qū)中雙擊“Xilinx ISE Simulator”下的“Simulate Behavioral Model”，啟動(dòng)ISE Simulator執(zhí)行仿真驗(yàn)證。圖4.1 segA激勵(lì)波形圖4.2 segA

9、仿真結(jié)果按照上述方法分別仿真譯碼電路的其他模塊。結(jié)果分析：從對(duì)七個(gè)譯碼器部件的仿真結(jié)果中可以看出，設(shè)計(jì)出來的譯碼器部件是完全符合我們的要求?？梢允褂闷邆€(gè)譯碼器部件組成七段譯碼電路來進(jìn)行仿真。右鍵單擊文件，選擇“New Source”建立一個(gè)seg7的testbench文件,命名為“test_seg7”，激勵(lì)文件設(shè)置如下圖，對(duì)seg7進(jìn)行仿真。圖4.15 seg7激勵(lì)波形圖4.16 七段譯碼器仿真結(jié)果結(jié)果分析：由仿真結(jié)果可知，此七段譯碼電路符合我們的要求。能夠完成七段譯碼的工作。2、 十進(jìn)制計(jì)數(shù)器的仿真添加名稱為test_counter的激勵(lì)文件，對(duì)十進(jìn)制計(jì)數(shù)器進(jìn)行功能仿真驗(yàn)證。圖4.17 十進(jìn)

10、制計(jì)數(shù)器激勵(lì)文件圖4.18 十進(jìn)制計(jì)數(shù)器功能仿真結(jié)果結(jié)果分析：此十進(jìn)制計(jì)數(shù)器的功能符合我們的要求。能夠進(jìn)行十進(jìn)制計(jì)數(shù)。雙擊“User Consreaints”下的“Floorplan Area/IO/Logic-Post-Synthesis”進(jìn)行引腳的鎖定，如圖4.19所示圖4.19 引腳鎖定圖雙擊“File”下的“Open”,打開“counter.ucf”文件，修改約束文件，如圖4.20所示 圖4.20 修改約束文件圖雙擊“Implement Design”進(jìn)行布局布線，然后在“Post-Route Simulate”下進(jìn)行時(shí)序仿真。圖4.21 十進(jìn)制計(jì)數(shù)器時(shí)序仿真結(jié)果五、 實(shí)驗(yàn)體會(huì)通過這次

11、實(shí)驗(yàn)，我更進(jìn)一步的了解了ISE軟件的功能。學(xué)會(huì)使用ISE軟件進(jìn)行時(shí)序仿真和下載原理圖和程序到實(shí)驗(yàn)板上。在實(shí)驗(yàn)過程中也遇到了各種各樣的困難和問題，不過在老師的幫助下，克服了這些問題，順利的完成了實(shí)驗(yàn)。比如在這次實(shí)驗(yàn)中，遇到的最大的困難就是約束文件的修改。第一次修改時(shí)添加了錯(cuò)誤的ucf文件，結(jié)果在布局布線的時(shí)候出現(xiàn)了問題。最后請(qǐng)教老師才知道是文件添加錯(cuò)誤，應(yīng)該添加跟工程名字相同的ucf文件。實(shí)驗(yàn)中的收獲是很大的，特別是實(shí)驗(yàn)板的使用。一般情況下沒有這些條件。所以應(yīng)該相當(dāng)珍惜這些機(jī)會(huì)。思考題：1、 分析并說明本實(shí)驗(yàn)所完成的工程文件結(jié)構(gòu)關(guān)系。答：counter是頂層文件，seg7是第二層文件，segAsegB是底層文件。2、 記錄本實(shí)驗(yàn)中所完成的FPGA資源耗用情況和運(yùn)行的時(shí)鐘頻率。答：FPGA資源耗用情況和運(yùn)行的時(shí)鐘頻率如下圖所示。圖（1）資源消耗情況圖（2）時(shí)鐘頻率3、 在仿真激勵(lì)信號(hào)的設(shè)計(jì)上組合電路和時(shí)序電路分別關(guān)注的重點(diǎn)是什么？為什么？答：組合電路關(guān)注