1、精選優(yōu)質(zhì)文檔-傾情為你奉上七人表決器一 實(shí)驗(yàn)?zāi)康?掌握Quartus II軟件安裝 ，熟悉Quartus II操作環(huán)境。2初步了解VHDL語言。3學(xué)習(xí)使用行為級描述方法設(shè)計(jì)電路。二實(shí)驗(yàn)原理 七人表決器使用7個(gè)電平開關(guān)作為表決器的7個(gè)輸入變量，輸入為電平“1”時(shí)表示表決者“贊同”，輸入為電平“0”時(shí)表示表決者“不贊同”。當(dāng)表決器的7個(gè)輸入變量中有不少于4個(gè)輸入變量輸入“1”，那么表決結(jié)果輸出邏輯高電平，表示表決“通過”，否則，輸出邏輯低電平，表示表決“不通過”。七人表決器的可選設(shè)計(jì)方案非常多，可以采用使用全加器的組合邏輯。使用VHDL進(jìn)行設(shè)計(jì)的時(shí)候，可以選擇行為級描述、寄存器級描述，結(jié)等方法。當(dāng)

2、采用行為級描述的時(shí)候，采用一個(gè)變量記載選舉通過的總?cè)藬?shù)。當(dāng)這個(gè)變量的數(shù)值大于等于4時(shí)，表決通過，綠燈亮；否則表決不通過，黃燈亮。因此，設(shè)計(jì)時(shí)，需要檢查每一個(gè)輸入的電平，并且將邏輯高電平的輸入數(shù)目進(jìn)行相加，并且進(jìn)行判斷，從而決定表決是否通過。二 實(shí)驗(yàn)內(nèi)容1安裝Quartus II軟件，熟悉Quartus II操作環(huán)境。2使用VHDL實(shí)現(xiàn)上述描述。3波形仿真。4生成元件以及RTL四設(shè)計(jì)提示1初次接觸VHDL應(yīng)該注意程序的框架結(jié)構(gòu)，數(shù)據(jù)類型和運(yùn)算操作符。2了解變量和信號的區(qū)別。3了解進(jìn)程內(nèi)外語句的順序和并行執(zhí)行的區(qū)別。4設(shè)計(jì)文本的端口可如下：設(shè)計(jì)文本：專心-專注-專業(yè)LIBRARY IEEE;lib

3、rary ieee;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;ENTITY vote7 ISPORT(men:in std_logic_vector(6 downto 0);LedPass,LedFail:OUT std_logic);END vote7;ARCHITECTURE behave OF vote7 ISsignal pass:std_logic;BEGINPROCESS(men)variable temp:std_logic_vector(2 downto 0);BEGINtemp:=000;for i in 0 to 6 loopif(men(i)=1)thentemp:=temp+1;elsetemp:=temp+0;end if;end loop;pass=temp(2);END PROCESS;LedPass=1 WHEN pass=1ELSE 0;LedFail=1 WHEN pass=0ELSE 0;-庫和程序包-實(shí)體-結(jié)構(gòu)體 -結(jié)束五實(shí)驗(yàn)報(bào)告要求1