1、第八章 測試技術(shù)與物理仿真 8.1 測試向量的生成 8.2 可測試性設(shè)計 8.3 物理仿真 8.4 測試技術(shù)的新發(fā)展復(fù)習(xí)思考題 8.1 測試向量的生成8.1.1 測試的基本概念 在數(shù)字系統(tǒng)的設(shè)計、生產(chǎn)過程中，測試和功能驗證是兩個容易混淆的不同概念。測試是為了剔除生產(chǎn)過程中產(chǎn)生的廢品， 而功能驗證的目的在于證明電路設(shè)計的正確性。理論上，功能驗證應(yīng)該包含成品測試。數(shù)字電路總能夠采用窮盡其內(nèi)部狀態(tài)組合的辦法徹底測試其正確性，但事實上，這種方法是不可行的。一方面合格的芯片并不一定是無故障的芯片；另一方面，用功能驗證取代測試作為篩選成品的手段本身就不可能實現(xiàn)。 例如，一個普通的32位加法器，其輸入共有6

2、5個(A、B各占32， 另加一個Cin)，為了驗證這個器件的加法功能對所有的輸入組合都是正確的， 需要對265種輸入激勵進行測試。 假定對一種輸入激勵進行測試需要1 ns時間，那么，完成整個芯片的測試則需要約1000 年時間。這還是一個最簡單的組合邏輯電路，它不包含任何內(nèi)部狀態(tài)。對于功能強大的復(fù)雜數(shù)字系統(tǒng)芯片，想通過測試設(shè)備全面徹底地進行功能驗證是根本不可能的，目前芯片的功能驗證需要在系統(tǒng)中期測試過程時逐步地發(fā)現(xiàn)問題。 測試與故障診斷也是不同概念。診斷不但要判斷電路中是否存在故障，而且要判斷電路中的故障發(fā)生在什么位置， 以便修改設(shè)計。芯片測試的主要目的是判斷是否存在故障， 這樣做， 在很大程度

3、上簡化了集成電路測試的難度。 1. 故障 所謂故障，指的是集成電路不能正常工作。使數(shù)字系統(tǒng)產(chǎn)生故障的原因有兩類：一類是設(shè)計原因，如設(shè)計中存在競爭冒險，在某些情況下，電路可以正常工作，而在另一些條件下電路則不能正常工作；另一類是物理原因， 如制造過程中局部缺陷造成的元件開路、短路、器件延時過大等。測試主要檢測物理原因造成的故障，對測試目的來講， 重要的不是引起故障的物理原因， 而是故障在數(shù)字系統(tǒng)中所表現(xiàn)出來的特征。 故障可以分為邏輯故障和參數(shù)故障。所謂邏輯故障，就是導(dǎo)致一個電路單元或輸入信號的邏輯函數(shù)變?yōu)槟承┢渌瘮?shù)的故障；而參數(shù)故障則是改變了電路參數(shù)值的大小，引起諸如電路速度、電流、電壓等參數(shù)

4、的變化。參數(shù)故障中，影響電路元件工作速度的故障稱為延遲故障。一般來說，延遲故障只影響電路的定時操作， 它可能引起冒險或競爭現(xiàn)象。 2. 測試碼與測試向量 能夠檢測出電路中某個故障的輸入激勵，稱作該故障的測試碼。組合邏輯電路的測試碼只是輸入信號的一種賦值組合，時序邏輯電路的測試碼是輸入信號的若干種賦值組合的有序排列，有時稱為測試序列或測試向量。 圖 8-1 故障模型初始示例圖 3. 故障模型 (1) 固定故障。這是邏輯故障最常見的故障模型，它是指電路中某個信號線的邏輯電平固定不變。在圖8-2所示固定故障示意圖中，如果該電平為固定低電平，則稱故障為固定0故障(Stuck-at-0，記為S-A-0)

5、；如果該電平為固定高電平， 則稱故障為固定故障(Stuck-at-1，記為S-A-1)。這種故障類型概括了一般的物理故障， 如對電源或地短路、電源線開路、TTL門的輸入端開路、輸出管燒壞的故障等。若電路中有一處或多處存在固定型故障則稱為多固定型故障，一個實用的測試碼生成系統(tǒng)應(yīng)能處理多固定型故障。 圖 8-2 固定故障示意圖 (2) 橋接故障。 當(dāng)邏輯電路中的某兩條信號線發(fā)生短路時， 常會產(chǎn)生信號“線與”、 “線或”的效果，從而改變器件的邏輯關(guān)系。橋接故障也可能使電路構(gòu)成反饋回路，使組合電路變成時序電路，這就給分析帶來了很大的困難，如圖8-3所示的h和e短路情況。 圖 8-3 橋接故障示意圖 (

6、3) 開路故障。開路故障指連線中某處發(fā)生如圖8-4所示的斷開現(xiàn)象。 圖 8-4 開路故障示意圖 在類似如圖8-5所示的CMOS電路中二輸入或非門， 當(dāng)Q4管輸入開路，x、 y為“10”時，輸出z呈高阻狀態(tài)，并由于輸出電容關(guān)系而保持前一個輸出值。這時該電路成為一個動態(tài)的鎖存器，這樣的故障一般只能用開關(guān)級模型進行處理。 圖 8-5 CMOS NOR電路 (4) 交叉點故障。 在可編程邏輯陣列中，每個交叉點上都固有一個器件(二極管或三極管)，即使不使用，它也是存在的。 通過對每個器件的連接編程(柵極開路或連通)，來獲得所希望的邏輯功能。在一個PLA中，多連或少連一個器件都會引起交叉點故障。雖然其中的

7、大部分可用固定故障來模擬，但仍然有一些交叉點故障不能用固定故障來模擬。 (5) 時滯故障模型。電路在低頻時工作正常，而隨著頻率的升高，元件的延遲時間有可能超過規(guī)定的值，從而導(dǎo)致時序配合上的錯誤， 發(fā)生時滯故障。 (6) 冗余故障。這類故障要么它是不可激活的，要么它是無法檢測出來的，其特點是該故障不影響邏輯門的功能。 在實際電路中，錯誤往往是由多個故障引起的。一個有n根信號線的電路，會有2n個單固定故障，有3n-1種組合的多固定故障。若要考慮其它故障模型， 則多故障的種類就更多，這樣使電路的故障分析難以進行。因此，目前大多數(shù)計算機輔助測試生成系統(tǒng)都主要考慮單固定故障，即假設(shè)電路中只有一個固定故障

8、源。實踐證明，用這樣的模型產(chǎn)生的測試碼將覆蓋絕大部分其它類型的故障和多故障。 8.1.2 故障仿真 復(fù)雜數(shù)字系統(tǒng)芯片的測試是用自動測試設(shè)備(ATE， Automatic Test Equipment)來完成的。通過適當(dāng)編程，這類設(shè)備能夠自動裝載、 測試并按合格與否將被測器件分類。通常ATE都備有專門存放測試激勵信號和預(yù)期輸出結(jié)果(測試圖形)的存儲單元，容量從每管腳16 KB到32 MB不等。測試設(shè)備中存儲的測試圖形是集成電路設(shè)計者提供給制造者的重要數(shù)據(jù)，制造商使用這些測試圖形對集成電路進行測試并作為芯片是否合格的依據(jù)。測試向量的優(yōu)劣取決于其故障覆蓋率。 故障覆蓋率定義為： 在理想情況下，故障覆

9、蓋率應(yīng)該能達到100%，實際上這一目標(biāo)并不容易實現(xiàn)，除了芯片本身可能包含不可測點之外，測試向量長度也限制了故障覆蓋率。 理論上， 數(shù)字邏輯電路可以靠窮盡其輸入及內(nèi)部狀態(tài)的方式完全測試， 但這需要的測試時間是天文數(shù)字。 設(shè)計系統(tǒng)級芯片會用到很多種類型線路和IP核，長期以來在設(shè)計階段，測試覆蓋率一直是測試設(shè)計關(guān)心的重要課題，如今在一個芯片中包含了如此多種類型的線路， 更為解決測試覆蓋率問題增加了難度。 除了測試時間之外，測試設(shè)備存儲單元的容量也限制了長測試向量的使用。如果測試向量的長度超出了測試設(shè)備存儲單元的限制，則在測試過程中就要將剩余測試向量中途裝入ATE的存儲單元，并在加載過程中保留斷點處電

10、路的工作狀態(tài)，這會嚴(yán)重影響測試時間和測試成本。一般來講，測試向量的故障覆蓋率并不要求達到100%。工藝水平越高，對故障覆蓋率要求越低。在同樣的工藝水平下，芯片面積越大，出現(xiàn)制造故障的可能性越大，要求測試向量故障覆蓋率越高。 故障仿真技術(shù)主要用來評價測試圖形并用來指導(dǎo)和簡化測試圖形的生成。在測試圖形生成過程中，每當(dāng)針對某個特點故障生成了一個測試圖形，都應(yīng)采用該圖形對電路中全部目標(biāo)故障進行故障仿真，檢查該測試碼可以對哪些故障進行檢測，并對該測試碼能夠檢測的故障作出標(biāo)記，對于能夠用已產(chǎn)生的測試圖形檢測的故障， 不需要再專門生成測試圖形，這樣可以有效地減少整個測試生成所需要的計算時間。 盡管不能從理論

11、上證明可以得到最短的測試向量，但從應(yīng)用角度來講，通常沒有必要再對所生成的測量向量進行壓縮和優(yōu)化。相反，為了增加故障覆蓋率， 可能還需要對某些沒有被當(dāng)前測試向量覆蓋的故障增加一些測試圖形。常用的故障仿真方法有并行故障仿真、演繹故障仿真和同時故障仿真等。其中，并行故障仿真是最早采用的故障仿真方法，它的計算量與電路中邏輯門數(shù)的立方成正比。同時故障仿真的計算量則相對較小， 與邏輯門數(shù)目的平方成正比。 8.1.3 測試生成的過程 設(shè)計測試圖形主要有三種方法： (1) 手工生成。由集成電路設(shè)計者或測試者手工寫出測試圖形。 (2) 偽隨機測試圖形生成。測試圖形的輸入激勵由偽隨機方式產(chǎn)生。偽隨機輸入激勵可以由

12、軟件產(chǎn)生，可以由測試設(shè)備產(chǎn)生， 也可以由嵌入被測電路中的專用模塊產(chǎn)生。被測電路對偽隨機輸入激勵的響應(yīng)可以通過模擬產(chǎn)生，也可以通過測量一些功能正確的電路產(chǎn)生。 (3) 算法生成。使用某種計算方法，由計算機軟件自動生成測試圖形。這種軟件工具應(yīng)該能夠接受電路網(wǎng)表，設(shè)置故障模型， 產(chǎn)生測試圖形等。 1. 組合電路測試算法 產(chǎn)生組合邏輯電路的測試碼已有許多算法，有些方法以被測電路的邏輯代數(shù)(方程式)描述為基礎(chǔ)，如布爾差分法，但由于模型不全面而較少應(yīng)用。 另一些方法是以電路的門級連接和功能描述為基礎(chǔ)的，應(yīng)用最廣的算法是完全算法(D算法J.P.Roth 1966)， 脫胎于D算法的面向通路判定的PODEM算

13、法(Path Oriented Decision Making， Goel 1981)和面向扇出的FAN算法(Fujiwara 1983)。 不論是D算法、PODEM還是FAN算法，都包含有以下三個過程： (1) 選擇并確定故障元件的輸入，以使得在故障部位產(chǎn)生與故障值相反的值(S-A-1故障時為0，S-A-0故障時為1)。 (2) 選擇一條從故障部位到達輸出的路徑，并且確定沿這條路徑的每個元件的其它信號值， 以便使錯誤信號傳播到該元件的輸出， 并直至電路輸出。 這也就是所謂的故障路徑敏化。 各種元件的路徑敏化規(guī)則如表8-1所示。 表 8-1 路徑敏化規(guī)則 (3) 選擇并確定其余元件的輸入值，使

14、得產(chǎn)生(1)、 (2)中所要求的信號值。這一過程也稱為回溯或路徑合理性的確認(rèn)。 可以看出，以上三個過程都存在多種選擇，這就可能存在由于選擇不當(dāng)而出現(xiàn)不成功現(xiàn)象。 遇到這種情況要重新進行選擇， 也稱重試。 一般很難避免重試， 這是因為對復(fù)雜數(shù)字系統(tǒng)芯片電路進行測試是非常困難的。 2. 時序電路測試算法 由于電路中存在存儲元件和反饋線，時序電路測試生成的研究， 發(fā)展較為緩慢。 20世紀(jì)80年代后期，時序電路的測試生成取得了一些進展， 較著名的算法有Essential算法。 時序電路中各元件的當(dāng)前值不僅取決于當(dāng)前輸入值，而且和過去的輸入、狀態(tài)有關(guān)，檢測一個故障往往要用一個測試“序列”。 目前，一般的

15、測試生成方法是將時序電路轉(zhuǎn)換成累接的組合電路，即將各個相鄰時刻的電路狀態(tài)在空間上展開， 于是就可以用類似組合電路的方法進行測試生成。但這些方法對于復(fù)雜的時序電路產(chǎn)生測試常常要花費難以接受的時間。 通常把時序電路的測試生成解決辦法分為三類： 一是如同解決組合電路的測試生成一樣，研究出時序電路測試生成的算法，如九值算法、MOMI算法和H算法等；二是把時序電路的反饋線剪開，形成組合電路的迭代模型，把電路的時域響應(yīng)轉(zhuǎn)換為空間域的響應(yīng)，擴展已存在的D算法、PODEM算法等；三是改造時序電路的結(jié)構(gòu)， 使之變?yōu)橐诇y試電路，這是解決時序電路測試的一種有效方法，它在電路的設(shè)計階段就考慮其可測試性， 即通過附加邏

16、輯，使時序電路的測試可簡化為同類組合電路的測試， 參見8.2節(jié)。 8.1.4 測試流程 在復(fù)雜數(shù)字系統(tǒng)中， 測試的流程示范如下： (1) 確定應(yīng)用前提條件， 例如準(zhǔn)備好： 待測模塊的門級網(wǎng)表。 Synopsys綜合庫或Mentor的測試碼自動生成(ATPG， Automatic Test Pattern Generation)庫。 模塊電路結(jié)構(gòu)應(yīng)是組合邏輯。 模塊電路規(guī)模小于等于2千門。 (2) 測試要完成的目標(biāo)。 驗證模塊的功能是否正確。 激勵的故障覆蓋率達到98%以上。 (3) 測試實現(xiàn)的原理如圖8-6所示。 圖 8-6 測試的原理圖 (4) 實現(xiàn)方法的流程如圖8-7所示。 (5) 測試方

17、法的局限性。 上面介紹的方法對時序電路無效。 對電路規(guī)模大且輸入/輸出關(guān)系復(fù)雜的電路效果一般， 這種情況需要基于行為級網(wǎng)表處理。 圖 8-7 測試流程圖 8.2 可測試性設(shè)計 8.2.1 可測試性設(shè)計初步 1. 掃描路徑法設(shè)計和測試 目前較為成熟且應(yīng)用最廣的可測試性設(shè)計的方法是掃描路徑技術(shù)， 其模型如圖8-8所示。 掃描路徑測試的概念是：將時序元件和組合電路隔離開， 以解決時序電路測試?yán)щy的問題。它將芯片中的時序元件(如觸發(fā)器、寄存器等)連接成一個或數(shù)個移位寄存器(即掃描途徑)，在組合電路和時序元件之間增加隔離開關(guān)，并用專門信號控制芯片工作于正常工作模式或測試模式。 圖8-8 掃描路徑設(shè)計模型

18、 當(dāng)芯片處于正常模式時，組合電路的反饋輸出作為時序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測試模式時，組合電路的反饋輸出與時序元件的連接斷開， 可以從掃描輸入端向時序元件輸入信號，并可以將時序元件的輸出移出進行觀察。 (1) 測試模式， 掃描路徑是否正確。 (2) 測試序列移入移位寄存器，穩(wěn)定后組合電路輸入與反饋輸入一起通過組合邏輯，觀察組合邏輯的輸出，與期望值比較。 (3) 正常工作模式，組合電路的反饋輸出送入時序元件； 將電路轉(zhuǎn)為測試模式，把時序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來檢查芯片的功能。 掃描路徑測試技術(shù)存在的問題： (1) 需要增加控制電路數(shù)量和外部引

19、腳，需要將分散的時序元件連在一起，這樣導(dǎo)致了芯片面積增加、速度降低。 (2) 串行輸出結(jié)果， 測試時間較長。 2. 電平敏感掃描設(shè)計 電平敏感掃描設(shè)計(LSSD， Level Sensitive Scan Design)是1977年由IBM公司提出的一種時序電路可測試性技術(shù)。 “電平敏感”表明時序電路對任何輸入的靜態(tài)響應(yīng)和狀態(tài)變化都與電路內(nèi)的延遲無關(guān)，亦即信號冒險不會導(dǎo)致干擾電路功能，為做到這一點，LSSD采用無冒險的移位寄存鎖存器(SRL，Shift Register Latch)作為擴展觸發(fā)器。 LSSD測試的通用原理圖如圖8-9所示， 圖8-9中“R”代表寄存器， “L”代表組合邏輯。

20、圖 8-9 LSSD測試的通用原理圖 LSSD也要將數(shù)據(jù)移進或移出寄存器以達到可掃描性。 在測試方式下，可將觸發(fā)器連接成移位寄存器的形式， 在時鐘的作用下工作。LSSD可以將電路的交流測試、 測試生成、 故障仿真大大簡化，并且排除了冒險和競爭。然而，LSSD也有缺點，例如SRL在邏輯上比簡單鎖存器復(fù)雜倍， 為控制移位寄存器， 需要外加個輸入/輸出端。 3. 內(nèi)建自測試BIST BIST是在芯片內(nèi)部設(shè)計了“測試設(shè)備”來檢測芯片的功能， 避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問題。常見的自測試結(jié)構(gòu)包括表決電路、 錯誤檢測與校正碼技術(shù)等。 在外部測試命令方式下，芯片內(nèi)部的產(chǎn)生測試碼和對測試結(jié)果進行分析的

21、電路進行自我測試，并給出結(jié)果。內(nèi)測試碼發(fā)生器通常為偽隨機數(shù)發(fā)生器，圖8-10所示的為線性反饋移位寄存器(LFBS，Linear Feed Back Shift)。S0、S1、S2在一系列時鐘的作用下，輸出近似為偽隨機序列。在實際的內(nèi)測試電路中， 輸出響應(yīng)分析器幾乎都采用如圖8-11所示的特征分析法(Signature Analysis)。 圖 8-10 LFBS原理圖 圖 8-11 特征分析法原理圖 由LFBS構(gòu)成的特征分析器既可以用作內(nèi)測試碼發(fā)生器， 又可以作為特征分析器的電路，它被稱為內(nèi)建邏輯模塊觀察器(BILBO，Built In Logic Block Observer)。其邏輯圖如圖

22、8-12所示。 圖 8-12 BILBO原理圖 BILBO有四種工作方式： (1) 當(dāng)B0=1、B1=0時，電路既可以作為偽隨機數(shù)發(fā)生器， 也可以作為特征分析器。如果D0D1D2=(000)，該電路是一個偽隨機數(shù)發(fā)生器，偽隨機序列長度為23-1。如果保持D1D2不變， 待分析數(shù)據(jù)從Z1輸入，則該電路為串行特征分析器。 若數(shù)據(jù)同時由D0D1D2輸入，電路就構(gòu)成一個位并行特征分析器。 (2) 當(dāng)B0=0、B1=1時，所有觸發(fā)器的輸入均為0，在時鐘作用下， 3個觸發(fā)器均置，所有觸發(fā)器復(fù)位。 (3) 根據(jù)IEEE標(biāo)準(zhǔn)P1149.1，串行數(shù)據(jù)路徑的輸入稱為測試數(shù)據(jù)輸入(Scan-In)，輸出稱為測試數(shù)據(jù)

23、輸出(Scan-Out)。當(dāng)B0=0, B1=0時，開關(guān)接通Scan-In，電路構(gòu)成一個3位移位寄存器，Scan-Out為串行數(shù)據(jù)輸出，電路工作于掃描測試方式。 (4) 當(dāng)B0=1、 B1=1時， 電路為個獨立的觸發(fā)器， 處于正常工作狀態(tài)。 4. 周邊掃描技術(shù) 在實際應(yīng)用中，當(dāng)芯片焊接到PCB上后，還必須保證芯片和周圍所有部件連接正確。為完成這項任務(wù)，一個基本的思想是在每個部件的每一個I/O內(nèi)部增加一個移位寄存器的單元。在測試期間，這些單元被用來控制輸出管腳的狀態(tài)(高或低電平)及讀出輸入管腳的狀態(tài)，這樣就可以在系統(tǒng)板級對互連進行測試。因而要求周邊掃描寄存器必須具有以下三個重要性質(zhì)。 (1) 在

24、內(nèi)核邏輯正常工作時， 移位寄存器必須是透明的。 (2) 必須能夠使集成電路的內(nèi)核邏輯和集成電路的互連線隔離開來，以便對集成電路外部的互連線進行測試。 (3) 必須能夠使集成電路與PCB上的外部環(huán)境隔離開， 以便對內(nèi)核邏輯進行測試。 因為這些寄存器單元位于集成電路的邊緣(I/O管腳內(nèi))， 所以稱這些單元為周邊掃描單元(Boundary Scan Cells)， 組成的寄存器稱為周邊掃描寄存器(BSR， Boundary Scan Register)。 移位寄存器由一使能信號控制，該使能信號加在集成電路的一個專用測試引線端上。這樣就可以使集成電路與PCB上其它的部件隔離開，使得測試數(shù)據(jù)直接加到集成

25、電路上，從而避免測試碼需經(jīng)過幾級邏輯線路才傳送至集成電路。 周邊掃描結(jié)構(gòu)包括一個控制集成電路在測試和工作狀態(tài)之間切換的指令寄存器，一個用來施加測試數(shù)據(jù)的測試輸入輸出端口和一個周邊掃描寄存器(BSR)。圖8-13所示就是一個典型的串行多芯片周邊掃描測試原理圖。利用這個架構(gòu)，在測試方面可以完成外部連接測試， 電路板中的個別芯片測試。另外， 還可以觀察系統(tǒng)正常情況下某一時刻的資料。在圖8-13中可清楚地看到符合標(biāo)準(zhǔn)的芯片必須多加入4個I/O引腳(TDI、TDO、 TCK、TMS)，每個I/O引腳還要附加個周邊掃描單元(Boundary Scan Cell)。 TDI與TDO分別是測試資料輸入與輸出的

26、引腳，在本圖中，它們連接電路板上4個芯片以形成更大的序列緩沖器。TCK是測試時的時鐘信號，TMS是測試時的模式信號，用來控制每個芯片的狀態(tài)。 圖8-13 周邊掃描原理圖 8.2.2 可測試性設(shè)計與結(jié)構(gòu)測試 測試如果全都靠自動測試設(shè)備來做是很困難的。有一個辦法可以解決這個問題， 那就是采用內(nèi)建自測試（BIST， Built In Self Test）技術(shù)。BIST電路可以是待測試芯片的部分電路， 如芯片內(nèi)RAM或芯片內(nèi)的測試芯片；也可以做成一個專門的測試芯片增加到芯片系統(tǒng)上，它允許芯片不用外部測試設(shè)備而自己測試自己；可使自動測試設(shè)備能訪問到它原來接觸不到的電路和節(jié)點。 為此，歐洲的計算機、電信以

27、及半導(dǎo)體廠家在幾年前成立了聯(lián)合測試行動小組JTAG(Joint Test Action Group)， 專門研究與推薦各廠家之間標(biāo)準(zhǔn)化的測試體系結(jié)構(gòu)與程序。在1986年，JTAG推出了標(biāo)準(zhǔn)的邊界掃描體系結(jié)構(gòu)，名為Bound Scan Architecture Standard Proposal Version 2.0，最后目標(biāo)是應(yīng)用到芯片、 印制板與完整系統(tǒng)上的一套標(biāo)準(zhǔn)化技術(shù)，1988年3月4日IEEE與JTAG開始P1149.1的標(biāo)準(zhǔn)開發(fā)。由此, 芯片、 印制板與完整系統(tǒng)上的可測性已越來越受到重視，而一系列標(biāo)準(zhǔn)的貫徹實施使可測性設(shè)計提高到一個新的水平。 芯片是所有更高形式(電路板與系統(tǒng))的應(yīng)

28、用基礎(chǔ)，是標(biāo)準(zhǔn)化測試的起點，我們對此應(yīng)加以重視。功能測試，在電路規(guī)模不大的情況下測試激勵的故障覆蓋率一般充其量達到70%80%, 往往達到50%60%就很不錯了，具體數(shù)字可以通過故障仿真工具得到，如： Cadence Verifault。對那些功能測試中沒有測試到的電路結(jié)構(gòu)或狀態(tài)應(yīng)該在結(jié)構(gòu)測試中盡可能測試到。由于ASIC設(shè)計的復(fù)雜度很高，它可能不是一個有限狀態(tài)機FSM(Finite State Machine)， 要達100%故障覆蓋率很難。但只要可測性設(shè)計(DFT)做得好, 做到結(jié)構(gòu)測試的故障覆蓋率達到95%以上是沒有問題的。一般情況下，面向這種結(jié)構(gòu)測試的可測性設(shè)計是從子模塊到模塊，最后到芯

29、片級逐層進行的。對于線寬為0.25/0.35 m的復(fù)雜數(shù)字系統(tǒng)芯片，可測性設(shè)計及自動測試機常用到的工具類似圖8-14所示。 圖 8-14 可測性設(shè)計及自動測試機常用工具軟件示意圖 每一級子模塊/模塊電路設(shè)計首先是滿足功能，其次就是面向DFT。無論是自己設(shè)計的電路, 還是用電路綜合工具綜合出來的電路都要考慮可測性問題。若是自己設(shè)計的電路，在設(shè)計時就要盡量避免不可測因素，減少不可測設(shè)計(包括不可控及不可見設(shè)計)。在電路設(shè)計中可測性的設(shè)計規(guī)則有很多，要特別注意， 如電路中的某條線在故障檢測時呈固定態(tài)，那么它可能是不可控的，因而是不可測的，要避免。產(chǎn)生固定態(tài)的情況可能有： (1) 接地， 接電源的網(wǎng)線

30、(Logic0、 Logic1)。 (2) 由上拉或下拉門驅(qū)動的網(wǎng)線(Pullup或Pulldown）。 (3) 懸空于特定狀態(tài)無驅(qū)動的網(wǎng)線。 這些都是要避免的。另外, 不可見因素（Unobservable）要減少。下列情況視為不可見故障，是不可測的，要注意避免。 (1) 沒有扇出的網(wǎng)線。 (2) 門的輸入端為固定態(tài)所控制。 (3) 單向門的輸出端或驅(qū)動不可見網(wǎng)線的。 (4) 當(dāng)輸入/輸出端連接到不可見網(wǎng)線時的雙向門的控制輸入端。 對于使用電路綜合工具生成電路時，一定要加上關(guān)于測試故障覆蓋率最小為95%的測試約束，這在當(dāng)今的電路綜合EDA工具中完全可以做到。 在子模塊/模塊的調(diào)試過程中，要專門

31、做電路的測試規(guī)則檢查，所有不符合測試規(guī)則的地方要一一修改，直到測試規(guī)則檢查全部通過為止。 在芯片級集成時也要做測試規(guī)則檢查(Test Rule Check)， 全部通過后再在芯片級加上Scan Path做ATPG，這時就可以保證結(jié)構(gòu)測試的故障覆蓋率達到95%以上。 經(jīng)過故障模擬由ATPG生成的最小測試集就可用于今后樣片或批量芯片的測試。 邊界掃描(Bound Scan)是對芯片的板級測試提供支持， SUN SPARC工作站主板上的幾乎所有集成芯片都有JTAG Bound Scan標(biāo)準(zhǔn)測試接口。目前我們也完全采用JTAG/IEEE1149.1標(biāo)準(zhǔn)的工具生成Bound Scan 電路與標(biāo)準(zhǔn)測試接口

32、。 整個與可測性設(shè)計及結(jié)構(gòu)測試有關(guān)的流程如圖8-15所示。 圖 8-15 可測性設(shè)計及結(jié)構(gòu)測試流程圖 8.2.3 軟/硬件系統(tǒng)可測試性設(shè)計 1. 存取問題 獨立模塊的存取數(shù)目有限，使復(fù)雜系統(tǒng)的可測試性能受到限制。雖然多模塊系統(tǒng)設(shè)計和執(zhí)行時，可以將它細(xì)分成各個部分，但裝配到一起以后，復(fù)雜系統(tǒng)的狀態(tài)就成了具有各組成部分的多種復(fù)雜性的黑盒子。例如， 我們可以用一個狀態(tài)機構(gòu)來模擬模塊的工作。狀態(tài)包括轉(zhuǎn)換和條件，通過確定所有狀態(tài)的變化可以測試一個模塊的動態(tài)響應(yīng)。一般說來，如果一個模塊有N個狀態(tài)(N個狀態(tài)空間)，則至少有N個狀態(tài)變化， 相應(yīng)的， 至少要進行N次不同的測試。 多模塊復(fù)雜系統(tǒng)的狀態(tài)數(shù)目增長極快

33、。系統(tǒng)黑盒子包含了所有模塊的狀態(tài)空間，例如系統(tǒng)由K個模塊組成，每個模塊有N個狀態(tài)，那么系統(tǒng)的狀態(tài)空間是NK。 我們稱這種增長模式為狀態(tài)空間的暴漲。 顯然，如果能獨立測試每個模塊，模塊化系統(tǒng)的可測試性就會大大提高。因此，模塊化的軟、硬件設(shè)計還需包括測試存取通道，以保證能夠進行分離的模塊測試。研究人員已廣泛地采用這種各個擊破的處理方式來測試復(fù)雜的、模塊化數(shù)字電路。 2. 系統(tǒng)級可測試性設(shè)計 系統(tǒng)可測試性設(shè)計必須明確分離系統(tǒng)的功能規(guī)范和實際軟、硬件系統(tǒng)的運行。在設(shè)計過程中，我們先制定出系統(tǒng)的功能規(guī)范，由這個規(guī)范可對系統(tǒng)有明確且詳盡的理解（不會被執(zhí)行的細(xì)節(jié)弄糊涂）。這樣的規(guī)范為系統(tǒng)的軟、 硬件劃分和選

34、擇合適的組合提供了堅實的基礎(chǔ)。系統(tǒng)級可測試性設(shè)計必須在規(guī)范中增加系統(tǒng)級測試要求，以增加系統(tǒng)內(nèi)部模塊的可控性和可觀測性。而后，必須將獨立的測試要求轉(zhuǎn)變?yōu)閷嶋H的軟、硬件要求。在規(guī)范中設(shè)置測試要求會對實際系統(tǒng)產(chǎn)生很大的影響，一種設(shè)計思路是像現(xiàn)有的測試設(shè)備一樣來實現(xiàn)測試要求，如邊界掃描通道測試技術(shù)。 同時， 測試要求也引起了軟硬件測試設(shè)備的更新。 設(shè)計規(guī)范與實際執(zhí)行相分離是現(xiàn)代設(shè)計方法的基本原則。 這種方法包括結(jié)構(gòu)化和反向分析設(shè)計以及軟、硬件綜合設(shè)計。 因此系統(tǒng)級可測試性設(shè)計完全適用于這些現(xiàn)代設(shè)計方法。 3. 技術(shù)規(guī)范中的系統(tǒng)級可測試性 其基本原則是：通過將系統(tǒng)劃分成各個模塊來解決系統(tǒng)測試的復(fù)雜性。

35、在系統(tǒng)中插入測試功能，先測試單個模塊，再測試模塊間的相互作用，進而完成整個系統(tǒng)的測試。硬件測試（例如常規(guī)測試）就采用了這種原則。 在系統(tǒng)設(shè)計規(guī)范中， 系統(tǒng)級可測試性設(shè)計策略有兩部分。 (1) 系統(tǒng)部分。結(jié)構(gòu)化、模塊化的設(shè)計方法自然可以增加可測試性，但制定系統(tǒng)劃分的大體準(zhǔn)則可以進一步加強系統(tǒng)的可測試性。 系統(tǒng)劃分有多種探索工作和經(jīng)驗準(zhǔn)則，其中模塊間最小相關(guān)性和模塊內(nèi)部最小相似性原則對改善可測試性很有效。 模塊間最小相關(guān)性原則通過減少模塊間的相互作用和信息傳遞，將系統(tǒng)劃分成幾個獨立的模塊。這樣，在測試過程中就可以將一個模塊與周圍環(huán)境隔離開了。 利用模塊內(nèi)部最小相似性原則可形成可測試性好的模塊。 系

36、統(tǒng)復(fù)雜程度的標(biāo)志之一就是模塊內(nèi)部相似性。由前述內(nèi)容可知，如果一個模塊的組件存在相互作用性、并行性和一定數(shù)量的狀態(tài)，則模塊的狀態(tài)數(shù)量就會迅速增加，系統(tǒng)狀態(tài)空間維數(shù)也會迅速增長，使得所需測試項目也隨之增多。利用最小相似性原則可減少測試項目數(shù)量。 理論上，可以將系統(tǒng)模擬成一個信息交流處理裝置。最小相關(guān)性原則的主要目的是減小過程中的相互作用，最小相似性原則允許每個模塊只對某一單獨的連續(xù)過程有響應(yīng)。 圖 8-16 系統(tǒng)劃分模型 (2) 增加測試功能。這使得在測試時能控制和觀測單個模塊以及模塊間的相互作用。先在設(shè)計規(guī)范中確定測試功能，不考慮系統(tǒng)的運行細(xì)節(jié)， 在其次的設(shè)置步驟中再將測試功能與實際的軟硬件系統(tǒng)

37、運行結(jié)合考慮。 可以通過給模塊輸入激勵信號，觀測模塊邊界響應(yīng)來測試單個模塊及模塊間的相互作用。這就要求能在外部系統(tǒng)中直接控制和觀測模塊的邊界狀態(tài)。 但一般來說這是不可能的，因此希望能通過其它模塊提供測試激勵信號，并觀測被測模塊的響應(yīng)。 例如在圖8-16中，我們既不能控制模塊C的邊界狀態(tài)，也不能在外部系統(tǒng)中觀測到它們，這就要通過其它模塊進行測試。 正是由于受這些控制和觀測的限制，極大地約束了系統(tǒng)的可測試性，主要表現(xiàn)在以下幾方面： 必須設(shè)置與被測模塊相通的測試通道。目前，要做到這一點非常困難。 當(dāng)檢測到故障時，不能確定它是來自于被測模塊還是來自于測試通道。 在實際系統(tǒng)中，事件的順序和時間序列是很嚴(yán)

38、格的。 因此， 在測試時要求控制輸入時序并觀測輸出時序，而要做到這一點， 就必須對被測模塊進行直接檢測。 為改善可測試性，我們在設(shè)計規(guī)范中增加了測試功能， 并使用以下三種測試功能模式。 (1) 透明的測試模式(TTM)。如果通向被測模塊的通道是透明的（若能不失真地傳遞信號則稱為透明的），就能解決檢修方便性的問題。這種通道可以用附加透明測試操作模式擴展模塊來實現(xiàn)。當(dāng)模塊轉(zhuǎn)換成TTM模式時， 它將按預(yù)定形式將輸入信號直接傳送到輸出信號，在模塊的輸入輸出間提供一個透明通道。 另外，如果從測試儀器到被測模塊的所有存取點不可能或不想建立測試通道，就要增加測試響應(yīng)器。測試響應(yīng)器在某種程度上是測試通道的反轉(zhuǎn)

39、，它將可控制信號從被測模塊返回給測試儀器。 (2) 內(nèi)建自測試（BIST）。模塊具有自測試功能，它可以降低對外部系統(tǒng)可控制性和可觀測性的要求。模塊的內(nèi)置自檢功能可以向模塊提供測試激勵信號，觀測和確定響應(yīng)值。 內(nèi)置自檢可以從外部系統(tǒng)啟動，并受外部系統(tǒng)控制，它能向外部系統(tǒng)返回連續(xù)/不連續(xù)運行的響應(yīng)或診斷信息。 (3) 控制和觀測點（PCO）?？刂坪陀^測點是指在模塊邊界插入的控制、觀測點，這些點能使我們從外部系統(tǒng)直接控制和觀測模塊間的相互聯(lián)系。一般我們在兩個模塊的連接處插入一個控制和觀測點?？刂坪陀^測點除了用于觀測和控制模塊相互連接，還能和數(shù)據(jù)存儲器一起，在測試模式中讀寫數(shù)據(jù)。 在一個系統(tǒng)中，可以通

40、過模式的輸入單獨控制每個控制和觀測點，但一個通用的模式選擇可控制許多控制和觀測點。透明的測試模式和控制觀測點功能在外部系統(tǒng)和內(nèi)部模塊之間提供了通道。該通道不僅傳遞測試信息，而且傳遞系統(tǒng)的管理信息，如程序的更新和數(shù)據(jù)等。 4. 從設(shè)計規(guī)范到軟/硬件實現(xiàn) 當(dāng)系統(tǒng)的軟硬件結(jié)構(gòu)完成后，我們可以對系統(tǒng)進行循環(huán)測試。對于所有的測試和診斷控制，這個結(jié)構(gòu)都能提供以下功能， 且適用于每一層的測試。 （1） 初始化系統(tǒng)、 子系統(tǒng)、 模塊、 元件（模式的設(shè)置， 復(fù)位）。 （2） 進入并控制系統(tǒng)每層的次級元件。 （3） 傳遞測試激勵信號。 （4） 控制內(nèi)置測試結(jié)構(gòu)。 （5） 采集測試結(jié)果。 （6） 識別元件。 一般在

41、分層測試結(jié)構(gòu)中有兩種策略結(jié)合使用：集中和分布。 集中式策略是從一個單獨的頂層測試控制模塊進入并控制系統(tǒng)所有較低層次；而分布式策略則是盡量將測試的控制分布到每個層次。兩者各有優(yōu)缺點，在這里我們主要討論分布式策略。 (1) 集中式策略提供了一種簡單低耗的測試結(jié)構(gòu)，不要求每個測試層都要有相應(yīng)的配置和相應(yīng)的知識對模塊進行專門測試。 但由于它的中心測試模塊包含有全部的測試內(nèi)容，我們不能隨意用功能相同但使用技術(shù)不同的其它模塊替換。因此集中式策略是不可變的，且它要在層次之間的測試數(shù)據(jù)傳遞基礎(chǔ)上才能進行有效通信。 (2) 分布式測試策略更富變化性，因為它的測試技術(shù)定位于單個的系統(tǒng)級，這有利于并行測試以減少測試

42、時間。測試功能的分布還降低了系統(tǒng)測試控制模塊的復(fù)雜程度，且將操作技術(shù)限于獨立地執(zhí)行單個測試級激勵，因為系統(tǒng)測試控制器能在一個獨立層次操作，這避免了使用復(fù)雜的專用測試接口。 為提供標(biāo)準(zhǔn)化的通用測試接口，分布式策略能方便地使用可替換的商品化產(chǎn)品，用這種方式很容易開發(fā)出測試性能很高的系統(tǒng)。 這種優(yōu)點使得分布式策略非常適合于測試復(fù)雜系統(tǒng)。 (3) 集中式和分布式策略描述的是極端情況。在實際應(yīng)用中， 設(shè)計者經(jīng)常使用同時具有兩者特性的綜合性策略。 軟硬件設(shè)計者已開發(fā)出多種DFT技術(shù)。硬件DFT主要是儀器， 軟件DFT主要用于設(shè)計規(guī)范。這些技術(shù)的單獨使用并不能得到令人滿意的系統(tǒng)級可測試性能。一個單獨的DFT

43、技術(shù)需要同所有其它的DFT處理結(jié)合起來才更有效果。 由模塊組成的模塊化系統(tǒng)對于測試者并沒有什么有利之處， 除非能對系統(tǒng)每部分分別進行測試。模塊化設(shè)計意味著模塊化測試。 今后面臨的挑戰(zhàn)是開發(fā)出一個完整的設(shè)計過程，能夠提供滿足規(guī)范要求的可單獨執(zhí)行的可測試性，如測試碼的傳送、機內(nèi)自檢、PCO等。我們必須將軟硬件系統(tǒng)執(zhí)行的可測試性要求結(jié)合起來考慮，這意味著將高水平的可測試性要求轉(zhuǎn)變?yōu)橐延械幕蛐碌臏y試功能執(zhí)行。 8.2.4 包含嵌入式模塊的可測試性設(shè)計 1. 功能測試 功能測試的原理是很簡單的。設(shè)計小組中見多識廣的成員可負(fù)責(zé)開發(fā)測試向量集。向量包括兩個部分：被測設(shè)備的激發(fā)因素和相應(yīng)的預(yù)期反應(yīng)。這種方法需

44、要專業(yè)設(shè)計知識。以前這些向量的來源是設(shè)計模擬向量。它們必須滿足測試者的需要， 而且通常需要修改。 開發(fā)這些基于設(shè)計功能性的測試向量的時間隨設(shè)計尺寸和復(fù)雜性的增加而增加，必須理解設(shè)計單元(部件)間的相互作用。 創(chuàng)建同樣的向量并提供觀測預(yù)期結(jié)果的方法對嵌入式部件而言是困難的。 2. 測試接入結(jié)構(gòu) 因為創(chuàng)建測試嵌入式部件的功能向量是比較困難的，所以分析怎樣應(yīng)用DFT方法就變得相當(dāng)重要了。為了在測試嵌入式部件時不依賴周圍設(shè)計部件，可以使用直接接入法。這種方法比其它方法的自動化程度低，盡管一些從事通用核心測試復(fù)用問題的公司可提供一些自動操作。 也可以使用傳統(tǒng)的DFT方法或由這些演變出的新方法，通常這些方

45、法包括掃描DFT或內(nèi)建自測試（BIST）方法。 (1) 直接接入法。這種技術(shù)允許測試和測試向量的復(fù)用， 并為每一個模塊的端口提供一條芯片引腳與模塊端口間的通路。 一種獨特的測試模式可應(yīng)用于需測試的每一個或每一組部件。 對于單向端口（輸入或輸出），一般可以使用多路轉(zhuǎn)接器結(jié)構(gòu)提供直接通路。 雙向引腳需要特殊考慮。 必須確保在部件端口和芯片引腳的驅(qū)動方向之間沒有沖突。復(fù)用部件的向量也需要對雙向信號進行額外的考慮。 (2) 掃描DFT接口。 20世紀(jì)90年代末，掃描DFT方法變得愈加流行，它用產(chǎn)生可預(yù)測結(jié)果的方法解決了測試的復(fù)雜性， 而且易于自動操作。 為了完成隨后的ATPG的邏輯綜合，可以使用可測性

46、分析和測試集成工具，執(zhí)行一個將順序元素（觸發(fā)器和鎖存器）轉(zhuǎn)化為掃描元素的簡單設(shè)計修正。在測試模式中， 這些掃描元素被分解為一個或多個移位寄存器排列，這一簡單的技術(shù)使設(shè)計中的接入點增加了。 應(yīng)用上述的這些優(yōu)點來測試嵌入式部件是可能的，可以使用兩種方法。第一種方法是用于嵌入式邏輯部件的作為常規(guī)DFT過程的一部分使其可以被掃描。第二種方法是為圍繞嵌入式部件的獨立接口提供的。 (3) 內(nèi)建自測試(BIST)。BIST減小了對外部測試設(shè)備的依賴。可以通過在芯片上布置附加電路來實現(xiàn)這一點，由附加電路負(fù)責(zé)模式創(chuàng)建和被測部件的輸出分析。 存儲器BIST的目的是采用算法創(chuàng)建芯片內(nèi)測試模式。算法的選擇基于研究和存

47、儲器獨特的測試需要。 BIST的缺點是需占用額外的空間，因為它在關(guān)鍵線路中布置了附加電路。 對于較小存儲器（如FIFO和寄存器）而言， 僅額外空間占用就多于測試部件的面積。通常，附加布線避免使用BIST方法。 3. 選擇一種解決方案 理想的解決方案由設(shè)計的約束條件和需求所決定，假設(shè)測試質(zhì)量是最需優(yōu)先考慮的，則面臨著平衡測試益處和產(chǎn)品發(fā)布的問題。 生產(chǎn)率最好通過DFT自動化（測試綜合、ATPG和BIST）實現(xiàn)。當(dāng)避免了額外的測試邏輯時， 可以實現(xiàn)測試成本目標(biāo)和對產(chǎn)品性能的最小影響。 在大型設(shè)計中，很可能將這些嵌入式部件模型化為黑盒。 一個黑盒可以因為幾種原因存在?？赡苄枰Ｗo部件的實現(xiàn)細(xì)節(jié)或者可

48、能沒有一個結(jié)構(gòu)等價體可以在DFT期間使用。在這些情況下，設(shè)計者必須找到一種方法使用將要充分檢測嵌入式部件的向量。 4. 軟件方面的提示 沒有一個單獨的軟件可以滿足測試嵌入式部件的所有需要。 設(shè)計者必須繼續(xù)做出聰明的選擇并集成必要的軟件部分。 8.3.1 物理仿真的方法根據(jù)系統(tǒng)設(shè)計的要求，實際仿真系統(tǒng)的SRAM有兩個，即主存儲器MM和從存儲器SM，以及振蕩電路、存儲器總線(MBUS)插槽和特定的CPU芯片。在購買SRAM后，首先要對其正確性進行測試。具體方法是將SRAM插在物理仿真器上（或特制的測試平臺上），通過一根特制的光纜與測試環(huán)境（如SUN工作站下的Cadence）相連，在作一些必要的硬件

49、描述(如管腳數(shù)目和連接、走線延時等的文件形式描述)后， 從測試環(huán)境中輸入測試激勵，驗證SRAM的正確性和可用性。 對MBUS和振蕩電路的測試同SRAM一樣；而對于CPU芯片的測試， 則需要更細(xì)致的測試方法。 8.3 物理仿真 測試的示意圖如圖8-17所示。下面將以主存儲器MM和CPU芯片為例， 闡述主存儲器MM的LMSI物理仿真基于Cadence的物理仿真步驟、 流程、方法。 圖 8-17 芯片的物理仿真示意圖 說明：在Cadence環(huán)境下，對某系統(tǒng)進行了設(shè)計描述(軟硬件描述)。這部分的描述有芯片(假設(shè)為電路級Schematic)、 時鐘(為行為級Behavior)、MBUS（為功能級Func

50、tional），現(xiàn)有RAM芯片用LMSI(邏輯模型系統(tǒng)接口)描述， 插在物理仿真器的接口(Socket)上，在Cadence集成所有描述后開始仿真驗證。 (1) 環(huán)境配置： 工作站的Cadence下， 先進行host配置： /etc/hosts文件VenusA的IP地址（如192.9.200.41）LMSI地址 (如192.9.200.60) (2) 硬件連接： 將主存儲器MM插在物理仿真器上。 (3) 軟件創(chuàng)建LM之Shells： 使用crshell（LMSI的Interface）程序創(chuàng)建指示LM硬件模型的Verilog-XL HDL文件。crshell位于LM_DIR目錄中。crshell

51、程序從用戶的LM_LIB路徑里得到映射和模型文件，來創(chuàng)建這些HDL文件。 參考LMSI中提供的Speed_Model描述。讀懂Model（.MDL）模塊文件及其附加的文件，文件后綴分別為.DEV、.PKG、.ADP； 理解Device（.DEV）設(shè)備文件，重點分析有關(guān)描述設(shè)備信息，如設(shè)備管腳和速度等；閱讀Package（.PKG）封裝說明和Adapter（.ADP）采集器文件， 按說明將設(shè)備的有關(guān)管腳對應(yīng)到設(shè)備采集器的相應(yīng)位置上。 8.3.2 芯片的FPGA物理仿真方法芯片的FPGA物理仿真方法Quickturn法。Quickturn法提供了基于FPGA的硬件仿真器。圖8-18是基于FPGA的

52、硬件仿真環(huán)境。 圖8-18 基于FPGA的物理仿真 說明：根據(jù)對仿真系統(tǒng)的設(shè)計描述，通過編譯，形成FPGA形式的仿真原型；然后將工作站的芯片拔去，用提供的管腳形式（硬件仿真環(huán)境提供這樣的標(biāo)準(zhǔn)件），將FPGA與工作站相連， 加入相應(yīng)的軟件支持，形成目標(biāo)系統(tǒng)。 (1) 軟件準(zhǔn)備：提供待測芯片的軟件描述，以及目標(biāo)系統(tǒng)的軟件準(zhǔn)備。 (2) 硬件造型：有芯片的電路描述（比如網(wǎng)表），以此作為硬件仿真之造型系統(tǒng)的數(shù)據(jù)輸入，由仿真系統(tǒng)進行編譯(100萬個晶體管大約需要1015天的造型編譯時間），形成FPGA形式的硬件原型。該硬件原型通過一根特殊電纜(一端接物理仿真器的輸出，另一端為標(biāo)準(zhǔn)的插件形式)，與目標(biāo)系統(tǒng)

53、相連。 8.3.3 混合的物理仿真圖 8-19 混合的物理仿真器 說明：首先通過硬件造型系統(tǒng)，將某芯片的網(wǎng)表描述進行編譯，形成FPGA形式的硬件原型，然后，用LMSI描述，將FPGA連接到Cadence環(huán)境下進行仿真驗證。 (1) 軟件環(huán)境： Cadence環(huán)境。 (2) 對比。LMSI的物理仿真，簡單易行，但對于故障的修正，比較困難；FPGA形式的物理仿真， 費用大、耗時、準(zhǔn)備周期長，但比較保險； 對于混合方式的物理仿真，則可以在準(zhǔn)備上節(jié)省時間。 (3) ATE測試。對于芯片的ATE測試的輸入，為芯片集成后的激勵，由仿真環(huán)境產(chǎn)生測試代碼。 參見圖8-20及說明。 圖8-20 ATE測試矢量生

54、成 在圖8-20中： 對于電路基本功能，可采用人工方式。對于比較部分可采用ATGP自動產(chǎn)生，使用Cadence工具，產(chǎn)生相應(yīng)的激勵文件。 使用Cadence的Verilog描述， 產(chǎn)生描述和圖形文件。 可以分析Cadence仿真的報告，如果故障覆蓋率不合要求，可以通過增加激勵的方式， 提高故障覆蓋率。 輸入仿真的描述和圖形文件。 具體要求有： 文件格式為Verilog；深度(1MB)；滿足同步要求，采樣點固定，減少隨意性，不能使用always， 控制信號要固定；優(yōu)化故障覆蓋率及測試碼的長度的效長比（即增加多少激勵，可提高故障覆蓋率多少）； 是否存在不定態(tài)初始化問題、測試同步； 是否存在動態(tài)電路

55、(即時鐘停止，電路仍然動作)； Timing時序考慮； 電源等。 (4) 總體方案設(shè)計根據(jù)測試的總體思想， 可以設(shè)計以下測試流程來進行某芯片系統(tǒng)的物理仿真測試。 某芯片系統(tǒng)(軟)+MBUS（軟）+PCB（軟）； 某芯片系統(tǒng)(軟)+MBUS（硬）+PCB（軟）+物理仿真器（軟/硬件）； 某芯片系統(tǒng)(軟)+MBUS（軟）+PCB（硬）+物理仿真器（軟/硬件）； 某芯片系統(tǒng)(軟)+MBUS（硬）+PCB（硬）+物理仿真器（軟/硬件）； 某芯片系統(tǒng)(硬)+MBUS（軟）+PCB（軟）+物理仿真器（軟/硬件）； 某芯片系統(tǒng)(硬)+MBUS（硬）+PCB（軟）+物理仿真器（軟/硬件）； 某芯片系統(tǒng)(硬)+

56、MBUS（軟）+PCB（硬）+物理仿真器（軟/硬件）； 某芯片系統(tǒng)(硬)+MBUS（硬）+PCB（硬）+物理仿真器（軟件）。 圖8-21 MM、 SM、 MBUS的物理仿真 圖8-22 物理仿真流程 方法：對于方案一，首先通過Quickturn的編譯系統(tǒng)，將某系統(tǒng)的軟模型描述下載到FPGA中，在Quickturn的仿真測試的軟件環(huán)境下，以實時的速度，對CPU的FPGA進行功能邏輯上的測試驗證。 結(jié)果，得到與軟件集成一致的結(jié)果，以及在軟件集成所得不到的結(jié)果數(shù)據(jù)，作為CPU的驗證數(shù)據(jù)，帶入下一階段的物理仿真中。 說明：對某芯片系統(tǒng)的測試，采用混合的物理仿真方法全面測試，重點保證該芯片系統(tǒng)在邏輯功能

57、上的正確性。方案二是不經(jīng)過FPGA方式的測試驗證階段，而直接對CPU樣片進行物理仿真。 這種方案較少用。另外，RAM和MBUS的物理仿真，以及CPU的物理仿真可以同步進行。 (5) 某芯片系統(tǒng)、RAM和MBUS的物理仿真。 在該階段， 某芯片系統(tǒng)的物理仿真一旦通過就可以投入樣片生產(chǎn)，然后在絕大多數(shù)為硬件的系統(tǒng)中做物理仿真。 圖8-23是某芯片系統(tǒng)和RAM、 MBUS的物理仿真示意圖， 圖中的代號參見圖8-21、 圖8-22。 圖8-23 某芯片系統(tǒng)和RAM、 MBUS的物理仿真 8.4 測試技術(shù)的新發(fā)展 8.4.1 可測性設(shè)計和測試技術(shù)的發(fā)展趨勢 1. 設(shè)計技術(shù)趨勢和方法的轉(zhuǎn)變 硅片幾何尺寸的

58、縮小和ASIC 生產(chǎn)廠家能力的增加導(dǎo)致了設(shè)計復(fù)雜性在三個方面的增加(設(shè)計數(shù)據(jù)、設(shè)計重復(fù)和設(shè)計隊伍（包括規(guī)模和位置）)。 這些設(shè)計復(fù)雜性的增加要求改變設(shè)計的過程。設(shè)計數(shù)據(jù)的增加促進了EDA工具發(fā)展到可以處理模塊化設(shè)計，使用增強算法，支持最少的數(shù)據(jù)存儲和分布式處理。 人們確信現(xiàn)在新設(shè)計中的40%以上是由某種可以重復(fù)使用的設(shè)計開始的，可重復(fù)使用的內(nèi)核以多種形式存在(可綜合RTL內(nèi)核、門級網(wǎng)表、Spice網(wǎng)表、GDSII版圖格式的硬核等)。 這種構(gòu)造塊（重復(fù)使用的內(nèi)核）的混合對設(shè)計驗證和制造測試帶來了挑戰(zhàn)。 傳統(tǒng)的門級設(shè)計驗證技術(shù)要求設(shè)計者提供一組激勵來測試設(shè)計中的功能和時序路徑，這就是所謂的動態(tài)仿真

59、。由于設(shè)計驗證的復(fù)雜性是由激勵的復(fù)雜性決定的，另外軟件仿真器的速度不夠快，無法跟上設(shè)計中復(fù)雜性的增加，因此，設(shè)計驗證成了整個設(shè)計周期中的瓶頸。門級設(shè)計驗證正由動態(tài)仿真轉(zhuǎn)向靜態(tài)仿真，在此，靜態(tài)時序分析器將驗證設(shè)計中所有的時序路徑， 該驗證功能是通過硬件仿真器，形成驗證或基于周期的仿真來完成的。 隨著門級驗證技術(shù)的發(fā)展，復(fù)雜的設(shè)計要求在更高級別的抽象層次上進行驗證?；旌狭薞HDL和Verilog結(jié)構(gòu)的RTL驗證一般是由單一的驗證工具來完成的。在系統(tǒng)級驗證中，軟件內(nèi)容和硬件內(nèi)容互相驗證。在設(shè)計抽象的另一個領(lǐng)域中，較低級別(晶體管和版圖結(jié)構(gòu))設(shè)計驗證工具需要能在較短的時間內(nèi)處理較大的設(shè)計，自動地抽取設(shè)

60、計層次和有效地處理設(shè)計模塊的算法對達到這些目標(biāo)是非常重要的。 2. 測試技術(shù)的趨勢和方法的轉(zhuǎn)變 促使測試技術(shù)發(fā)生轉(zhuǎn)變的推動事件是嵌入式設(shè)計的可重復(fù)使用方法。為了減少將新產(chǎn)品推向市場的時間， 在標(biāo)準(zhǔn)元件(如微處理器、DSP塊、 總線接口、內(nèi)存等)準(zhǔn)備就緒時，IP(知識產(chǎn)權(quán)庫Intellectual Property)和VC(實際元件Virtual Component)內(nèi)核就可以被利用起來。但是，每個可重復(fù)使用的內(nèi)核都有不同測試結(jié)構(gòu)和測試數(shù)據(jù)，包括從無掃描、部分/全部掃描的功能碼到可內(nèi)建自測試的功能碼。在設(shè)計和可測試設(shè)計過程中，集成所有可重復(fù)使用內(nèi)核和它們所有的測試結(jié)構(gòu)并維持總體測試覆蓋率成為瓶頸