1、一、填空題（15*1=15分）1. 構(gòu)造體常用的三種描述方式分別是 、 和 。2.VHDL的基本單元為 和 。3.VHDL的客體包括 、 和 。4.PROCESS(d0，d1，sel)語句中的d0，d1，sel都是信號量，VHDL中又稱 。5.“TYPE number IS INTEGER RANGE 255 DOWNTO 0；”，number為用戶自定義的數(shù)據(jù)類型，number HIGH的屬性值為 ，number RIGHT的屬性值為 。6.設(shè)計數(shù)字系統(tǒng)時，采用從最底層開始到最高層設(shè)計完畢的方法稱為 的設(shè)計方法。7.端口定義語句中，用 表示雙向，用 說明該端口可輸出信號也可以在構(gòu)造體內(nèi)利用該

2、信號。8.VHDL的實體聲明部分指定了設(shè)計單元的 。二、選擇題（15*2=30分）三、簡答題（2*4=8分）1.分別從聲明格式、賦值符號、賦值時間、作用范圍等方面說明信號和變量有何區(qū)別。2.簡述OUT和BUFFER在定義輸出端口時的區(qū)別。四、程序改錯題（2*3=6分）五、根據(jù)要求寫VHDL語句（5*2=10分）1.avect是用STD_LOGIC_VECTOR數(shù)據(jù)類型定義的信號，寫出把avect轉(zhuǎn)換為整型的語句 。2.定義一名為s，數(shù)據(jù)類型為integer，約束區(qū)間為0-15，初始值為10的信號 。3.定義一枚舉數(shù)據(jù)類型state，用于表示一個有限狀態(tài)機的4個狀態(tài)：idle、wr、rd、com

3、p 。4.定義一個一維數(shù)組tone，索引范圍(0 to 63)，數(shù)據(jù)類型integer 。5.一個模塊聲明語句： COMPONENT AND2 IS PORT（i0，i1：IN STD_LOGIC； p：OUT STD_LOGIC)； END COMPONENT試寫出例化該或門到當前設(shè)計的語句，其中i0，i1，p端口分別連接a，b，c信號 。六、四選一電路模塊圖如下，請?zhí)顚戇m當語句。（6*2=12分）LIBRARY IEEE；USE IEEE.STD_LOGIC.1164.ALL；ENTITY mux4 IS PORT(a，b，i0，i1，i2，i3： ； q： ）；END mux4；ARCHITECTURE mux4_behave OF IS SIGNAL sel： ；BEGIN sel = q = q = q = q = q = NULL； END CASE； ；END mux4_behave；七、用VHDL語言描述具有使能端的3-8譯碼器（9分）。真值表輸入輸出ENAAAYYYYYYYY1XXX000000000000000000010001000000100010000001000011000010000100000100000101001000000110010000