1、數(shù)字邏輯課程實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱 門電D觸發(fā)器與8位計(jì)數(shù)器的設(shè)計(jì)實(shí)驗(yàn)人姓名學(xué)號(hào)班級(jí)同組人姓名實(shí)驗(yàn)時(shí)間成 績(jī)、實(shí)驗(yàn)內(nèi)容帶復(fù)位的D觸發(fā)器（邊沿觸發(fā)）；8位計(jì)數(shù)器的設(shè)計(jì)；（具有異步清0和同步計(jì)數(shù)功能） 、實(shí)驗(yàn)原理帶復(fù)位的D觸發(fā)器（邊沿觸發(fā)）系統(tǒng)輸入輸出確定3個(gè)輸入reset、d、clk （脈沖），2個(gè)輸出q、qb2.真值表resetdclkqqb00上升沿0110上升沿0111上升沿10電路圖VHDL程序源代碼 LIBRARY ieee;use ieee.std_logic_1164.all; entity DCF is port(clk,d:in std_logic;reset:in std_logi

2、c; q,qb:out std_logic);end Dcf;architecture rtl of Dcf isbeginprocess(clk)beginif(clk event and clk=1)thenif(reset=0)thenq=0;qb=1;elseq=d;qb=not d;end if;end if;end process;end rtl;8位計(jì)數(shù)器的設(shè)計(jì)1、系統(tǒng)輸入輸出確定4個(gè)輸入clk,r,s,en, 1個(gè)輸出co, q即可作為輸入也可以是輸出。2、真值表r1000sd100clkd上升沿上升沿dendd10q000計(jì)數(shù)加1q100q200q300保持不變q400q50

3、0q600q7003、電路圖4、VHDL程序源代碼 LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity jsq is port(clk,r,s,en:in std_logic;co:out std_logic;q:buffer std_logic_vector(7 downto 0); end jsq;architecture rtl of jsq isbeginprocess(clk,r)beginif(r=1)then q0);elsif(clkevent and clk=1)then if(s=1)thenq0);elsif(en=1)then q=q+1;else q=q;end if; end if;end process;co=1 when q=111111111and en=1 else 0;end rtl;三、測(cè)試及分析D觸發(fā)器仿真波形elk d1北 reset8位計(jì)數(shù)器仿真波形3.實(shí)驗(yàn)分析：D觸發(fā)器和8位