復(fù)習(xí)思考題13對(duì)16K×8位存儲(chǔ)器芯片：其地址線有14條,數(shù)據(jù)線有8條SRAM與DRAM相比：速度較高的是SRAM主存使用的是DRAM需要刷新和再生的是DRAM若RAM芯片有1024個(gè)單元，用單譯碼方式，地址譯碼器有1024條輸出線用雙譯碼方式，地址譯碼器最少有64條輸出線EPROM是指可擦除可編程存儲(chǔ)器第五章存儲(chǔ)系統(tǒng)和結(jié)構(gòu)5.1存儲(chǔ)系統(tǒng)的組成5.2主存儲(chǔ)器的組織5.3半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器5.4主存儲(chǔ)器的連接與控制5.6多體交叉存儲(chǔ)技術(shù)5.7高速緩沖存儲(chǔ)器5.8虛擬存儲(chǔ)器5.4主存儲(chǔ)器的連接與控制主存容量的擴(kuò)展由于存儲(chǔ)器芯片的容量有限，為滿足實(shí)際存儲(chǔ)器的容量要求，需要對(duì)存儲(chǔ)器進(jìn)行擴(kuò)展。主要是地址線、控制線、數(shù)據(jù)線的連接。根據(jù)存儲(chǔ)器所要求的容量和選定的存儲(chǔ)芯片的容量，就可以計(jì)算出總的芯片數(shù)，即

擴(kuò)展方法——位擴(kuò)展法、字?jǐn)U展法、字位同時(shí)擴(kuò)展法總?cè)萘啃酒萘靠偲瑪?shù)＝主存容量的擴(kuò)展——位擴(kuò)展法位擴(kuò)展指只在位數(shù)方向擴(kuò)展（加大字長(zhǎng)），而芯片的字?jǐn)?shù)和存儲(chǔ)器的字?jǐn)?shù)是一致的。位擴(kuò)展的連接方式將各芯片的地址線、片選線和讀/寫線相應(yīng)地并聯(lián)將各芯片的數(shù)據(jù)線單獨(dú)列出。舉例：用64K×1的SRAM芯片組成64K×8的存儲(chǔ)器，需要8個(gè)芯片。

容量地址線數(shù)數(shù)據(jù)線數(shù)

存儲(chǔ)器64K×8168

存儲(chǔ)芯片64K×1161主存容量的擴(kuò)展——位擴(kuò)展法64K×8

芯片組

A15～A0D7～D0__CS___WE__CSA0A15D0D7___WE64K×112345678I/OI/OI/OI/OI/OI/OI/OI/O......................……地址總線數(shù)據(jù)總線..用64K×1的芯片組成64K×8的存儲(chǔ)器。地址線——16根

控制線——片選線和R/W線數(shù)據(jù)線——8根(分別引出各自并聯(lián)主存容量的擴(kuò)展——字?jǐn)U展法字?jǐn)U展指僅在字?jǐn)?shù)方向擴(kuò)展，而位數(shù)不變。位擴(kuò)展的連接方式將芯片的地址線、數(shù)據(jù)線、讀/寫線并聯(lián)，片選線單獨(dú)列出。舉例用1K×4的SRAM組成4K×4的存儲(chǔ)器，需要4個(gè)芯片。

容量地址線數(shù)數(shù)據(jù)線數(shù)存儲(chǔ)器4K×4124

存儲(chǔ)芯片1K×4104主存容量的擴(kuò)展——字?jǐn)U展法用1K4位的芯片組成4K4位的存儲(chǔ)器

A11A10A9A8A7A6A5A4A3A2A1A0

00

00…0

00

11…101

00…0

0111…1

10

00…0

10

11…111

00…0

11

11…1

000-----3FF1K

400-----7FF1K

800-----BFF1K

C00-----FFF1K

主存容量的擴(kuò)展——字?jǐn)U展法1K×41K×41K×41K×4___WE__CSD3～D0A11～A0A9～A0A11～A10___WE___WE___WE___WED3～D0D3～D0D3～D0A9～A0__CS__CS__CS__CSA9～A0A9～A0譯碼器__Y3__Y2__Y1__Y0...。。。。。A9～A0D3～D04K×4

芯片組

A11～A0D3～D0__CS___WE用1K4位的芯片組成4K4位的存儲(chǔ)器將各芯片的地址線、數(shù)據(jù)線、R/W線并聯(lián)用高位地址經(jīng)過譯碼而產(chǎn)生的輸出信號(hào)作為各個(gè)芯片的片選信號(hào)，主存容量的擴(kuò)展——位字?jǐn)U展法用4K2位的芯片組成8K8位的存儲(chǔ)器位字同時(shí)擴(kuò)展的方法先字?jǐn)U展，后位擴(kuò)展即：4K2→8K2→8K8先位擴(kuò)展，后字?jǐn)U展即：4K2→4K8→8K8共需要芯片數(shù)=(8K8)÷(4K2)=8(片)需要13條地址線，因?yàn)?13=8K，其中最高位用于芯片選擇，低12位作為每個(gè)存儲(chǔ)器芯片的地址輸入。主存容量的擴(kuò)展——位字?jǐn)U展法用4K2位的芯片組成8K8位的存儲(chǔ)器先位擴(kuò)展，后字?jǐn)U展——4K2→4K8→8K8014K×84K×8主存容量的擴(kuò)展——位字?jǐn)U展法用4K2位的芯片組成8K8位的存儲(chǔ)器先字?jǐn)U展，后位擴(kuò)展——4K2→8K2→8K8CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2CS—4K×2D0D1D2D3D4D5D6D7地址線A0-A11譯碼A12018K×28K×28K×28K×2CS—4K×2CS—4K×28K×25.4.3主存儲(chǔ)器和CPU的連接主存容量2k字字長(zhǎng)n位地址總線數(shù)據(jù)總線ReadWriteMFCk位n位CPUMDR

MAR主存與CPU的硬連接有三組連線：地址總線（AB）、數(shù)據(jù)總線（DB）和控制總線（CB）。存儲(chǔ)器地址寄存器（MAR）和存儲(chǔ)器數(shù)據(jù)寄存器（MDR）是主存和CPU之間的接口。CPU對(duì)主存的基本操作——讀操作讀操作指從CPU送來的地址所指定的存儲(chǔ)單元中取出信息，再送給CPU，其操作過程是：

地址→MAR→AB

CPU將地址信號(hào)送至AB

Read

CPU發(fā)“讀”命令

WaitforMFC

等待存儲(chǔ)器工作完成信號(hào)

M(MAR)→DB→MDR

讀出信息經(jīng)DB送至CPU主存容量2k字字長(zhǎng)n位地址總線數(shù)據(jù)總線ReadWriteMFCk位n位CPUMDR

MARCPU對(duì)主存的基本操作——寫操作寫操作指將要寫入的信息存入CPU所指定的存儲(chǔ)單元中，其操作過程是：

地址→MAR→AB

CPU將地址信號(hào)送至AB

數(shù)據(jù)→MDR→DB

CPU將要寫入的數(shù)據(jù)送至DB

Write

CPU發(fā)寫命令

WaitforMFC

等待存儲(chǔ)器工作完成信號(hào)

主存容量2k字字長(zhǎng)n位地址總線數(shù)據(jù)總線ReadWriteMFCk位n位CPUMDR

MAR5.6多體交叉存儲(chǔ)技術(shù)加速CPU和主存之間有效傳輸?shù)奶厥獯胧┬酒夹g(shù)研究開發(fā)高性能芯片技術(shù)結(jié)構(gòu)技術(shù)并行操作方式

——雙端口存儲(chǔ)器并行主存,提高讀出并行性

——多體交叉存儲(chǔ)器主存采用更高速的技術(shù)來縮短存儲(chǔ)器的讀出時(shí)間

——相聯(lián)存儲(chǔ)器高速緩沖存儲(chǔ)器

——Cache5.6.1并行訪問存儲(chǔ)器并行主存系統(tǒng)在一個(gè)存取周期內(nèi)可以并行讀出多個(gè)字，依靠整體信息吞吐率的提高，以解決CPU與主存之間的速度匹配問題。多個(gè)并行工作的存儲(chǔ)器共有一套地址寄存器和譯碼電路，按同一地址并行地訪問各自的對(duì)應(yīng)單元。并行訪問存儲(chǔ)器按地址在一個(gè)存取周期內(nèi)可讀出n×w位的指令或數(shù)據(jù)，使主存帶寬提高n倍單體多字并行存儲(chǔ)系統(tǒng)5.6.2交叉訪問存儲(chǔ)器交叉訪問存儲(chǔ)器中有多個(gè)容量相同的存儲(chǔ)模塊（存儲(chǔ)體），而且各存儲(chǔ)模塊具有各自獨(dú)立的地址寄存器、讀寫電路和數(shù)據(jù)寄存器，這就是多體系統(tǒng)。各個(gè)存儲(chǔ)體能并行工作，又能交叉工作。5.6.2交叉訪問存儲(chǔ)器特點(diǎn)：

連續(xù)地址分布在相鄰的不同模塊內(nèi)同一個(gè)模塊內(nèi)的地址都是不連續(xù)的對(duì)連續(xù)字的成塊傳送可實(shí)現(xiàn)多體流水式并行存取，大大提高存儲(chǔ)器的帶寬地址寄存器的低位部分經(jīng)譯碼選擇不同的存儲(chǔ)體，而高位部分則指向存儲(chǔ)體內(nèi)的存儲(chǔ)字交叉訪問存儲(chǔ)器編址方式

若在M個(gè)模塊上交叉編址，則稱為模M交叉編址。（設(shè)共4個(gè)模塊）模塊地址編址序列對(duì)應(yīng)地址最低二位M00,4,8,12,…,4j+000M11,5,9,13,…,4j+101M22,6,10,14,…,4j+210M33,7,11,15,…,4j+311多體交叉存儲(chǔ)器交叉訪問時(shí)間對(duì)各模塊，從CPU給出訪存命令到讀出信息仍然要用一個(gè)TM；對(duì)CPU來說，它可以在一個(gè)TM中連續(xù)訪問4個(gè)模塊順序方式連續(xù)讀取m個(gè)字所需時(shí)間為mTM。交叉方式連續(xù)讀取m個(gè)字所需時(shí)間為TM+(m-1)τ單體訪問周期TMτ總線傳送周期5.7高速緩沖存儲(chǔ)器Cache提出Cache的背景因CPU與主存之間的速度不匹配，使系統(tǒng)整體效率下降Cache的工作機(jī)制——程序的局部性原理時(shí)間局部性若某存儲(chǔ)單元被訪問，則該單元可能會(huì)很快被再次訪問。如程序的循環(huán)體部分?？臻g局部性若某存儲(chǔ)單元被訪問，則與它鄰近的單元也可能很快被訪問。如大部分程序的順序執(zhí)行、數(shù)據(jù)一般以向理、數(shù)組、表等形式存儲(chǔ)在一起高速緩沖存儲(chǔ)器Cache位置——在CPU與主存之間

(可在CPU內(nèi)部，也可作為單獨(dú)的模塊)速度——與CPU相匹配(0.1~0.25TM)容量——要能存放一段時(shí)間內(nèi)CPU所要訪問的指令與數(shù)據(jù)為追求高速，包括管理在內(nèi)的全部功能由硬件實(shí)現(xiàn)以字為單位以塊為單位CPUCache主存輔助硬件Cache結(jié)構(gòu)及與CPU的連接組成——Cache存儲(chǔ)器主存-cache地址變換機(jī)構(gòu)替換控制部件Cache存儲(chǔ)器是存儲(chǔ)信息的地方，由高速存儲(chǔ)器組成，一般為SRAM。CPU與Cache之間的數(shù)據(jù)是以字為單位Cache與主存之間的數(shù)據(jù)交換是以塊(16B-4KB)為單位的Cache結(jié)構(gòu)及與CPU的連接主存-cache地址變換機(jī)構(gòu)——記錄Cache內(nèi)容在主存的地址。CPU的訪存地址同時(shí)送到Cache和主存中若訪存地址經(jīng)主存-cache地址變換機(jī)構(gòu)變換后，得到訪問的內(nèi)容在Cache中，則稱為“命中”，CPU直接到Cache中讀取數(shù)據(jù)Cache結(jié)構(gòu)及與CPU的連接主存-cache地址變換機(jī)構(gòu)——記錄Cache內(nèi)容在主存的地址。CPU的訪存地址同時(shí)送到Cache和主存中若訪問的內(nèi)容不在Cache中，則稱為“不命中”，則CPU到主存中讀取數(shù)據(jù)，同時(shí)把含由這個(gè)字的整個(gè)數(shù)據(jù)塊從主存讀出送到Cache中Cache結(jié)構(gòu)及與CPU的連接替換控制部件——當(dāng)CPU訪存內(nèi)容在Cache中“不命中”時(shí)，替換控制部件工作主存內(nèi)容在寫入