第6章寄存器6.1寄存器的功能與使用方法6.1.1基本寄存器6.1.2移位寄存器6.2寄存器應(yīng)用實例6.3寄存器IC簡介6.2.1產(chǎn)生序列信號6.2.2用移位寄存器計數(shù)6.2.3用移位寄存器分頻內(nèi)容提要第6章寄存器6.1寄存器的功能與使用方法6.1.100000(S0)1(S1)000010001100111011111000110011101111“0”“1”00(S0)1(S1)011111111“26.1寄存器的功能與使用方法1.基本寄存器——只具有并行輸入和輸出功能的寄存器。超市寄存箱數(shù)電寄存器1）臨時性1）暫時性IDRCIQ0Q0D02）一箱一物性2）一觸發(fā)器一信號IDRCIIDRCIIDRCIQ1Q1D1Q2Q2D2Q3Q3D3FF0FF1FF2FF31CP1RD3）統(tǒng)一工作脈沖4）清零◆CP

上升沿時，且=1,輸入端D0-D3送入寄存器。RDRD◆=0異步清零。◆CP不為上升沿時，=1,寄存器保持不變。RD6.1寄存器的功能與使用方法1.基本寄存器——只具有32.移位寄存器

圖6.5單向右移寄存器同步：各觸發(fā)器共用一個時鐘信號，屬于同步時序電路。移位：前一D觸發(fā)器的輸出Q，作為下一D觸發(fā)器的輸入D端。右移：左邊觸發(fā)器的輸出Q，與右邊觸發(fā)器的輸入D端相連。左移：右邊觸發(fā)器的輸出Q，與左邊觸發(fā)器的輸入D端相連。2.移位寄存器圖6.5單向右移寄存器同步：各4單向右移寄存器清零移位并入并出:IE允許輸入控制端串入串出/串入并出單向右移寄存器清零移位并入并出:IE允許輸入控制端串入串出5狀態(tài)表輸入現(xiàn)態(tài)次態(tài)注釋DI

CP1↑1↑1↑1↑00001000110011101000110011101111連續(xù)輸入4個10↑0↑0↑0↑11110111001100010111001100010000連續(xù)輸入4個04位右移移位寄存器的狀態(tài)表三點說明▲單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移；▲n位單向移位寄存器可以寄存n位二進(jìn)制數(shù)碼。n個CP脈沖即可完成n位串行輸入，又可從Q0~Qn-1端得到并行的n位二進(jìn)制數(shù)碼。再用n個CP脈沖又可實現(xiàn)串行輸出操作；▲若串行輸入端狀態(tài)為0，則n個CP脈沖后，寄存器便被清零。狀態(tài)表輸入現(xiàn)態(tài)次63.雙向移位寄存器——4位雙向移位寄存器74LS194輸入輸出

S1

S0

CP

DSL

DSR

DiQ0

Q1

Q2

Q30××××××

1××0×××111↑××di

101↑×1×

101↑×0×

110↑1××

110↑0××

100××××0000

74LS194功能表DSR:

右移串行數(shù)據(jù)輸入端DSL:

左移串行數(shù)據(jù)輸入端D0~D3:并行數(shù)據(jù)輸入端Q0~Q3:

數(shù)據(jù)輸出端D0

D1

D2

D31001CP:時鐘輸入端（上升沿有效）S0、S1:

工作方式控制端

:數(shù)據(jù)清0輸入端（低電平清0）RD并行輸入左移左移保持3.雙向移位寄存器——4位雙向移位寄存器74LS19700000(S0)1(S1)000010001100111011111000110011101111“0”“1”00(S0)1(S1)011111111“86.2移位寄存器應(yīng)用實例一——序列脈沖產(chǎn)生電路序列脈沖發(fā)生器輸出波形1.電路是左移還是右移（看哪里）?3.左（右）移的初始串行輸入值從哪來，最初是“0”還是“1”?

2.RD復(fù)位后，Q0～Q3為何值?4.清零后，第一個CP上升沿來臨后，Q0～Q3為何值？5.Q3端輸出的序列脈沖是什么？00001111“0”“1”00001000產(chǎn)生序列信號的關(guān)鍵：是從移位寄存器的輸出端引出一個反饋信號送至串行輸入端。n位移位寄存器構(gòu)成的序列信號發(fā)生器產(chǎn)生的序列信號的最大長度P=2n。

4位移位寄存器構(gòu)成的序列信號發(fā)生器產(chǎn)生的序列信號的最大長度是多少？6.2移位寄存器應(yīng)用實例一——序列脈沖產(chǎn)生電路序9移位型序列信號發(fā)生器原理圖圖中的反饋邏輯電路由各種門電路構(gòu)成，其輸入為移位寄存器的4個輸出端，其輸出直接送串行數(shù)據(jù)輸入端。選擇合適的反饋組合，可以得到不同長度，不同數(shù)值的序列信號。移位型序列信號發(fā)生器原理圖圖中的反饋邏輯電10在圖6.7中，如果我們從Q0～Q3中取出數(shù)據(jù)，并對數(shù)據(jù)進(jìn)行譯碼，如圖6.10所示，則電路成為一種計數(shù)器。6.2.2移位寄存器應(yīng)用實例二——計數(shù)圖6.10用移位寄存器構(gòu)成的計數(shù)器電路清零以后，隨著計數(shù)脈沖的到來，數(shù)據(jù)右移，Q3Q2Q1Q0的數(shù)據(jù)依次為：●原理概述0000→0001→0011→0111↑↓1000←1100←1110←1111共有8種不同的狀態(tài)，并且構(gòu)成一個循環(huán)。接在寄存器后面的譯碼器可以對這8種狀態(tài)譯碼，得到0～7共8個數(shù)字，顯然，上述電路構(gòu)成8進(jìn)制計數(shù)器。計數(shù)前，如果不清零，由于隨機性，隨著計數(shù)脈沖的到來，Q3Q2Q1Q0的狀態(tài)可能進(jìn)入如下的循環(huán)：0100→1001→0010→0101→1011→0110→1101→1010原來的譯碼器無法對這八種狀態(tài)譯碼，我們把這種循環(huán)稱為無效循環(huán)。因此，不允許寄存器工作在這種循環(huán)狀態(tài)。在圖6.7中，如果我們從Q0～Q3中取出數(shù)據(jù)，11●改進(jìn)電路由寄存器構(gòu)成的計數(shù)器的一般電路如圖6.11所示。圖6.11由移位寄存器構(gòu)成的計數(shù)器的一般電路為了方便，圖6.11中的寄存器仍采用4位雙向移位寄存器74LS194。顯然可以將圖6.11擴展到任意位，采用任意型號的移位寄存器。選擇合適的反饋邏輯，可以得到不同長度的計數(shù)器。由n位寄存器構(gòu)成的計數(shù)器的最大長度為N=2n-1當(dāng)n=4時，反饋邏輯表達(dá)式為當(dāng)n=8時，反饋邏輯表達(dá)式為●改進(jìn)電路由寄存器構(gòu)成的計數(shù)器的一般電路如圖6.11所示126.2.3移位寄存器應(yīng)用實例三——分頻在數(shù)字系統(tǒng)中，常常需要獲得不同頻率的時鐘或基準(zhǔn)信號，其方法一般是對系統(tǒng)主時鐘信號進(jìn)行分頻。在計數(shù)器一章中，我們已討論了利用計數(shù)器實現(xiàn)n分頻。既然寄存器可以構(gòu)成計數(shù)器，利用移位寄存器也可以實現(xiàn)分頻，包括可編程分頻?！艄潭ū确诸l器從序列信號發(fā)生器的Q3的輸出波形，不難發(fā)現(xiàn)，Q3波形的頻率恰為時鐘波形頻率的1/8。顯然采用不同的反饋邏輯，可以構(gòu)成不同的固定比分頻器。圖6..8序列脈沖發(fā)生器輸出波形6.2.3移位寄存器應(yīng)用實例三——分頻在數(shù)13◆可編程分頻器由移位寄存器構(gòu)成的可編程分頻器實用電路1.S1和S0分別受誰控制？3.Q0（2）=1時，功能？2.Q0（2）=0時，S1/S0?功能？4.左移時的DSL數(shù)據(jù)來自哪里？如何移？5.ABC=011,輸出的序列脈沖是什么？011000000001110111111101111從Q0（2）輸出的數(shù)據(jù)為：“0”“1”01110110110110111111x11Xx1XXx111011111◆可編程分頻器由移位寄存器構(gòu)成的可編程144分頻波形小結(jié):74LS138譯碼器地址輸入端A2A1A0（CBA）的取值，決定了分頻比，將CBA代表的二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)再加1，即為分頻系數(shù)。4分頻波形小結(jié):74LS138譯碼器地156.3常用寄存器IC簡介在數(shù)字集成器件中，無論是TTL電路還是CMOS電路，均有多種形式與功能的寄存器，對各種常用接寄存器列表如表6.6表6.6常用寄存器簡介類型型號（74、54系列）功能移位寄存器1641651661941952995895955978位移位寄存器（串行輸入、并行輸出）8位移位寄存器（并行輸入、串行輸出）8位移位寄存器（串并行輸入、串行輸出）4位雙向移位寄存器（并行存儲）4位雙向移位寄存器（并行存儲、J、K輸入）8位雙向移位寄存器（3S）8位移位寄存器（3S、并行輸入、串行輸出）8位移位寄存器（3S、串行輸入、串并行輸出、輸入鎖存）8位移位寄存器（串并行輸入、串行輸出、輸入鎖存）鎖存器1731741752592733733745335345635645735744位D寄存器（3S）6D鎖存器（上升沿觸發(fā)）4D鎖存器（上升沿觸發(fā)）8位可尋址鎖存器（電平觸發(fā)）8D鎖存器（上升沿觸發(fā)）8D鎖存器（3S、高電平觸發(fā)）8D鎖存器（3S、上升沿觸發(fā)）8D鎖存器（3S、高電平觸發(fā)、Q非端輸出）8D鎖存器（3S、上升沿觸發(fā)、Q非端輸出）8D鎖存器（3S、高電平、Q非端輸出）8D鎖存器（3S、上升沿觸發(fā)、Q非端輸出）8D鎖存器（3S、高電平觸發(fā)）8D鎖存器（3S、上升沿觸發(fā)）6.3常用寄存器IC簡介在數(shù)字集成器件中16作業(yè)P1306.3作業(yè)P1306.317第6章寄存器6.1寄存器的功能與使用方法6.1.1基本寄存器6.1.2移位寄存器6.2寄存器應(yīng)用實例6.3寄存器IC簡介6.2.1產(chǎn)生序列信號6.2.2用移位寄存器計數(shù)6.2.3用移位寄存器分頻內(nèi)容提要第6章寄存器6.1寄存器的功能與使用方法6.1.1800000(S0)1(S1)000010001100111011111000110011101111“0”“1”00(S0)1(S1)011111111“196.1寄存器的功能與使用方法1.基本寄存器——只具有并行輸入和輸出功能的寄存器。超市寄存箱數(shù)電寄存器1）臨時性1）暫時性IDRCIQ0Q0D02）一箱一物性2）一觸發(fā)器一信號IDRCIIDRCIIDRCIQ1Q1D1Q2Q2D2Q3Q3D3FF0FF1FF2FF31CP1RD3）統(tǒng)一工作脈沖4）清零◆CP

上升沿時，且=1,輸入端D0-D3送入寄存器。RDRD◆=0異步清零?！鬋P不為上升沿時，=1,寄存器保持不變。RD6.1寄存器的功能與使用方法1.基本寄存器——只具有202.移位寄存器

圖6.5單向右移寄存器同步：各觸發(fā)器共用一個時鐘信號，屬于同步時序電路。移位：前一D觸發(fā)器的輸出Q，作為下一D觸發(fā)器的輸入D端。右移：左邊觸發(fā)器的輸出Q，與右邊觸發(fā)器的輸入D端相連。左移：右邊觸發(fā)器的輸出Q，與左邊觸發(fā)器的輸入D端相連。2.移位寄存器圖6.5單向右移寄存器同步：各21單向右移寄存器清零移位并入并出:IE允許輸入控制端串入串出/串入并出單向右移寄存器清零移位并入并出:IE允許輸入控制端串入串出22狀態(tài)表輸入現(xiàn)態(tài)次態(tài)注釋DI

CP1↑1↑1↑1↑00001000110011101000110011101111連續(xù)輸入4個10↑0↑0↑0↑11110111001100010111001100010000連續(xù)輸入4個04位右移移位寄存器的狀態(tài)表三點說明▲單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移；▲n位單向移位寄存器可以寄存n位二進(jìn)制數(shù)碼。n個CP脈沖即可完成n位串行輸入，又可從Q0~Qn-1端得到并行的n位二進(jìn)制數(shù)碼。再用n個CP脈沖又可實現(xiàn)串行輸出操作；▲若串行輸入端狀態(tài)為0，則n個CP脈沖后，寄存器便被清零。狀態(tài)表輸入現(xiàn)態(tài)次233.雙向移位寄存器——4位雙向移位寄存器74LS194輸入輸出

S1

S0

CP

DSL

DSR

DiQ0

Q1

Q2

Q30××××××

1××0×××111↑××di

101↑×1×

101↑×0×

110↑1××

110↑0××

100××××0000

74LS194功能表DSR:

右移串行數(shù)據(jù)輸入端DSL:

左移串行數(shù)據(jù)輸入端D0~D3:并行數(shù)據(jù)輸入端Q0~Q3:

數(shù)據(jù)輸出端D0

D1

D2

D31001CP:時鐘輸入端（上升沿有效）S0、S1:

工作方式控制端

:數(shù)據(jù)清0輸入端（低電平清0）RD并行輸入左移左移保持3.雙向移位寄存器——4位雙向移位寄存器74LS192400000(S0)1(S1)000010001100111011111000110011101111“0”“1”00(S0)1(S1)011111111“256.2移位寄存器應(yīng)用實例一——序列脈沖產(chǎn)生電路序列脈沖發(fā)生器輸出波形1.電路是左移還是右移（看哪里）?3.左（右）移的初始串行輸入值從哪來，最初是“0”還是“1”?

2.RD復(fù)位后，Q0～Q3為何值?4.清零后，第一個CP上升沿來臨后，Q0～Q3為何值？5.Q3端輸出的序列脈沖是什么？00001111“0”“1”00001000產(chǎn)生序列信號的關(guān)鍵：是從移位寄存器的輸出端引出一個反饋信號送至串行輸入端。n位移位寄存器構(gòu)成的序列信號發(fā)生器產(chǎn)生的序列信號的最大長度P=2n。

4位移位寄存器構(gòu)成的序列信號發(fā)生器產(chǎn)生的序列信號的最大長度是多少？6.2移位寄存器應(yīng)用實例一——序列脈沖產(chǎn)生電路序26移位型序列信號發(fā)生器原理圖圖中的反饋邏輯電路由各種門電路構(gòu)成，其輸入為移位寄存器的4個輸出端，其輸出直接送串行數(shù)據(jù)輸入端。選擇合適的反饋組合，可以得到不同長度，不同數(shù)值的序列信號。移位型序列信號發(fā)生器原理圖圖中的反饋邏輯電27在圖6.7中，如果我們從Q0～Q3中取出數(shù)據(jù)，并對數(shù)據(jù)進(jìn)行譯碼，如圖6.10所示，則電路成為一種計數(shù)器。6.2.2移位寄存器應(yīng)用實例二——計數(shù)圖6.10用移位寄存器構(gòu)成的計數(shù)器電路清零以后，隨著計數(shù)脈沖的到來，數(shù)據(jù)右移，Q3Q2Q1Q0的數(shù)據(jù)依次為：●原理概述0000→0001→0011→0111↑↓1000←1100←1110←1111共有8種不同的狀態(tài)，并且構(gòu)成一個循環(huán)。接在寄存器后面的譯碼器可以對這8種狀態(tài)譯碼，得到0～7共8個數(shù)字，顯然，上述電路構(gòu)成8進(jìn)制計數(shù)器。計數(shù)前，如果不清零，由于隨機性，隨著計數(shù)脈沖的到來，Q3Q2Q1Q0的狀態(tài)可能進(jìn)入如下的循環(huán)：0100→1001→0010→0101→1011→0110→1101→1010原來的譯碼器無法對這八種狀態(tài)譯碼，我們把這種循環(huán)稱為無效循環(huán)。因此，不允許寄存器工作在這種循環(huán)狀態(tài)。在圖6.7中，如果我們從Q0～Q3中取出數(shù)據(jù)，28●改進(jìn)電路由寄存器構(gòu)成的計數(shù)器的一般電路如圖6.11所示。圖6.11由移位寄存器構(gòu)成的計數(shù)器的一般電路為了方便，圖6.11中的寄存器仍采用4位雙向移位寄存器74LS194。顯然可以將圖6.11擴展到任意位，采用任意型號的移位寄存器。選擇合適的反饋邏輯，可以得到不同長度的計數(shù)器。由n位寄存器構(gòu)成的計數(shù)器的最大長度為N=2n-1當(dāng)n=4時，反饋邏輯表達(dá)式為當(dāng)n=8時，反饋邏輯表達(dá)式為●改進(jìn)電路由寄存器構(gòu)成的計數(shù)器的一般電路如圖6.11所示296.2.3移位寄存器應(yīng)用實例三——分頻在數(shù)字系統(tǒng)中，常常需要獲得不同頻率的時鐘或基準(zhǔn)信號，其方法一般是對系統(tǒng)主時鐘信號進(jìn)行分頻。在計數(shù)器一章中，我們已討論了利用計數(shù)器實現(xiàn)n分頻。既然寄存器可以構(gòu)成計數(shù)器，利用移位寄存器也可以實現(xiàn)分頻，包括可編程分頻?！艄潭ū确诸l器從序列信號發(fā)生器的Q3的輸出波形，不難發(fā)現(xiàn)，Q3波形的頻率恰為時鐘波形頻率的1/8。顯然采用不同的反饋邏輯，可以構(gòu)成不同的固定比分頻器。圖6..8序列脈沖發(fā)生器輸出波形6.2.3移位寄存器應(yīng)用實例三——分頻在數(shù)30◆可編程分頻器由移位寄存器構(gòu)成的可編程分頻器實用電路1.S1和S0分別受誰控制？3.Q0（2）=1時，功能？2.Q0（2）=0時，S1/S0?功能？4.左移時的DSL數(shù)據(jù)來自哪里