經典考核方案參考文檔本資料屬于網絡整理，如有侵權，聯(lián)系刪除，謝謝！河北大學課程考核試卷——2009學年第一學期2006級電氣類專業(yè)（類）考核科目EDA技術課程類別必修考核類型考查考核方式閉卷類別A一、選擇題：1、下列標示符哪些是合法的（B）A、$time2、如果線網類型變量說明后未賦值，起缺省值是（D）A、xB、1C、0D、zB、_dateC、8sumD、mux#3、現(xiàn)網中的值被解釋為無符號數。在連續(xù)賦值語句中，assignaddr[3:0]=-3;addr被賦予的值是（A）A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0]正確的賦值是（A）Amema[5]=3’d0,B8’d0;C1’b1;Dmema[5][3:0]=4’d15codetop模塊中d1模塊、delay2的值是(D)modulecode(x,y);top;moduleparameedelay1=1,delay2=1;………………d1(x1,y1);…………….code#(1,5)endmoduleendmoduleA1,1）））D1,5）6a=4’b11001,b=4’”選出正確的運算結果（B）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、時間尺度定義為timescale10ns/100ps，選擇正確答案（C）A10nsB100psC100psD、時間精度不確定8、若a=9,執(zhí)行current,a,a)正確顯示為（B）A、currentvalue=1001,a=09vale=1001,a=9B、current1001,9Dcurrent?001001,a=99awaysbegin#5clk=0#10clk=~clk;end產生的波形（A）A、占空比B、clk=1C、clk=0D、周期為1010、在Verilog中定義了宏名`definesuma+b+c下面宏名引用正確的是（C）Aout=sum+d;Bout=sum+d;Cout=`sum+d;D、都正確15分，每小題3分）1、某一純組合電路輸入為in1，in2和in3，輸入出為out，則該電路描述中always的事件表達式應寫為in1,in2,in3若某一時序電路由時鐘clk信號上升沿觸發(fā)，同步高電平復位信號rst清零，該電路描述中always的事件表達是應該寫為always@(posedgeclk。2、在模塊中對任務進行了定義，調用此任務，寫出任務的調用mytast(f,g,m,n,p)。taskmytast;outputx,y;——fy——ginputa,b,c;??.要求：變量的傳遞關系如下m——a，n——b，p——c，xendtask3if(a)elseout1<=int2out1<=int1;out1<=int2;當a=1執(zhí)行out1<=int1當a=0執(zhí)行4、4’b1001<<2=’b100100，4’b1001>>2=’b0010。5、下面程序中語句5、6、7、11是并行執(zhí)行，語句、10是順序執(zhí)行1moduleM(??);2input??.;3output??；4rega,b??；5??..)6assignf=c&d;7always@(8begin..)9a=10b=.；.；end11muxendmodulemux1(out,in0,in1);30分）1always語句和initial語句的關鍵區(qū)別是什么？能否相互嵌套？（5分）always語句是循環(huán)語句，initial只執(zhí)行一次。它們不能嵌套。2、畫出下面程序段中r(reg型的仿真波形(6分)fork#20r=1’b0;#10r=1’b1;#15r=1’b1;#25r=1’b1;#5r=1’b0;join3、畫出下面程序綜合出來的電路圖。(7分)always@(posedgeclk)beginq0<=~q2;q1<=q0;q2<=q1;end4HAHA模塊描述FA模塊的Verilog程序。(7分)moduleHA(A,B,S,C);inputA,B;outputS,C;assign{C,S}=A+B;endmodulemoduleFA(A,B,Ci,Co,S);inputA,B,Ci;outputCo,S;wireSl,C1,C2;HAa(A,B,Sl,C1);HAb(Sl,Ci,C2,S);assignCo=C1|C2;endmodule5、寫出下面程序中變量x，，，，q的類型(5分)Assginx=y;x為型y為或型always@(posegdeclk)為型m為或型beginq為型cnt=m+1;q=~q;end五、編程題：(6分)1、設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位。(6分)2、設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，并畫出仿真波形。(9分)設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)3、設計一帶異步復位端、異步置數段（低電平有效）的四位加clkclr、輸入數據、輸出qout20分）五題答案1.moduleparity(even,odd,bus);outputeven,odd;input[7:0]bus;//奇同偶異assign偶校驗用異或assignodd=^~bus;//奇校驗用同或endmodule2.modulem2(out,clk,reset);inputreset,clk;outputout;regout;always@(negedgeclk)beginif(reset)out<=0;elseout<=~out;endendmodule3.moduleadder_4(qout,clr,clk,load,data);output[3:0]qout;input[3:0]data;inputload,clr,clk;reg[3