組合邏輯電路

第四章本章知識(shí)要點(diǎn):組合邏輯電路分析和設(shè)計(jì)的基本方法;組合邏輯電路設(shè)計(jì)中的幾個(gè)實(shí)際問(wèn)題;組合邏輯電路中的競(jìng)爭(zhēng)與險(xiǎn)象問(wèn)題?；靖拍钜?、定義

若邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時(shí)刻各輸入值的組合，而與過(guò)去的輸入值無(wú)關(guān)，則稱為組合邏輯電路。二、結(jié)構(gòu)

組合邏輯電路X1X2XnF1F2Fm輸入信號(hào)輸出信號(hào)三、描述可用一組邏輯函數(shù)表達(dá)式進(jìn)行描述其邏輯功能，函數(shù)表達(dá)式可表示為

Fi=fi(X1,X2，…，Xn)i=1,2,…,m

組合電路具有兩個(gè)特點(diǎn)：

①由邏輯門(mén)電路組成，不包含任何記憶元件；

②信號(hào)是單向傳輸?shù)模淮嬖诜答伝芈?。四、特點(diǎn)4.2組合邏輯電路分析

所謂邏輯電路分析，是指對(duì)一個(gè)給定的邏輯電路，找出其輸出與輸入之間的邏輯關(guān)系。

一、分析的一般步驟邏輯電路圖改進(jìn)電路用卡諾圖化簡(jiǎn)表達(dá)式分析邏輯功能列出真值表寫(xiě)出邏輯表達(dá)式二、分析舉例

例分析下圖所示組合邏輯電路。

解

①根據(jù)邏輯電路圖寫(xiě)出輸出函數(shù)表達(dá)式A=P1

②化簡(jiǎn)輸出函數(shù)表達(dá)式用代數(shù)法對(duì)輸出函數(shù)F的表達(dá)式化簡(jiǎn)如下：③列出真值表該函數(shù)的真值表如下：00000011010101111001101111011110ABCF

④功能評(píng)述

由真值表可知，該電路具有檢查輸入信號(hào)取值是否一致的邏輯功能，一旦輸出為1，則表明輸入不一致。通常稱該電路為“不一致電路”。由分析可知，該電路的設(shè)計(jì)方案并不是最簡(jiǎn)的。根據(jù)化簡(jiǎn)后的輸出函數(shù)表達(dá)式，可采用異或門(mén)和或門(mén)畫(huà)出實(shí)現(xiàn)給定功能的邏輯電路圖如下圖所示。例2分析下圖所示邏輯電路&&&&ABS&C該邏輯電路真值表和等價(jià)電路如下圖所示ABS=A⊕BC=AB=1&ABSC0001101100101001若將A、B分別作為一位二進(jìn)制數(shù)則S是A、B相加的“和”而C是相加產(chǎn)生的“進(jìn)位”該電路稱作“半加器”它能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)加法運(yùn)算

根據(jù)問(wèn)題要求完成的邏輯功能，求出在特定條件下實(shí)現(xiàn)給定功能的邏輯電路，稱為邏輯設(shè)計(jì)，又叫做邏輯綜合。

邏輯電路邏輯功能分析設(shè)計(jì)由于實(shí)際應(yīng)用中提出的各種設(shè)計(jì)要求一般是用文字形式描述的，所以，邏輯設(shè)計(jì)的首要任務(wù)是將文字描述的設(shè)計(jì)要求抽象為一種邏輯關(guān)系。對(duì)于組合邏輯電路，即抽象出描述問(wèn)題的邏輯表達(dá)式。4.2.1設(shè)計(jì)方法概述4.2組合邏輯電路設(shè)計(jì)設(shè)計(jì)的一般過(guò)程：

1.建立給定問(wèn)題的邏輯描述這一步的關(guān)鍵是弄清楚電路的輸入和輸出，建立輸入和輸出之間的邏輯關(guān)系，得到描述給定問(wèn)題的邏輯表達(dá)式。求邏輯表達(dá)式有兩種常用方法，即真值表法和分析法。

2.求出邏輯函數(shù)的最簡(jiǎn)表達(dá)式為了使邏輯電路中包含的邏輯門(mén)最少且連線最少，要對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)，求出描述設(shè)計(jì)問(wèn)題的最簡(jiǎn)表達(dá)式。

3.選擇邏輯門(mén)類型并將邏輯函數(shù)變換成相應(yīng)形式根據(jù)簡(jiǎn)化后的邏輯表達(dá)式及問(wèn)題的具體要求，選擇合適的邏輯門(mén)，并將邏輯表達(dá)式變換成與所選邏輯門(mén)對(duì)應(yīng)的形式。

4.畫(huà)出邏輯電路圖

根據(jù)實(shí)際問(wèn)題的難易程度和設(shè)計(jì)者熟練程度，有時(shí)可跳過(guò)其中的某些步驟。設(shè)計(jì)過(guò)程可視具體情況靈活掌握。4.2.2設(shè)計(jì)舉例

解

分析:

“多數(shù)表決電路”是按照少數(shù)服從多數(shù)的原則對(duì)某項(xiàng)決議進(jìn)行表決，確定是否通過(guò)。

令

邏輯變量A、B、C---分別代表參加表決的3個(gè)成員，并約定邏輯變量取值為0表示反對(duì)，取值為1表示贊成；

邏輯函數(shù)F----表示表決結(jié)果。F取值為0表示決議被否定，F(xiàn)取值為1表示決議通過(guò)。按照少數(shù)服從多數(shù)的原則可知，函數(shù)和變量的關(guān)系是：當(dāng)3個(gè)變量A、B、C中有2個(gè)或2個(gè)以上取值為1時(shí)，函數(shù)F的值為1，其他情況下函數(shù)F的值為0。

例1

設(shè)計(jì)一個(gè)三變量“多數(shù)表決電路”。

①建立給定問(wèn)題的邏輯描述

假定采用“真值表法”，可作出真值表如下表所示。

00000010010001111000101111011111ABCF由真值表可寫(xiě)出函數(shù)F的最小項(xiàng)表達(dá)式為

F(A,B,C)=∑m(3,5,6,7)②求出邏輯函數(shù)的最簡(jiǎn)表達(dá)式

作出函數(shù)F(A,B,C)=∑m(3,5,6,7)的卡諾圖如下圖所示。用卡諾圖化簡(jiǎn)后得到函數(shù)的最簡(jiǎn)“與-或”表達(dá)式為

③選擇邏輯門(mén)類型并進(jìn)行邏輯函數(shù)變換

假定采用與非門(mén)構(gòu)成實(shí)現(xiàn)給定功能的電路，則應(yīng)將上述表達(dá)式變換成“與非-與非”表達(dá)式。即

④畫(huà)出邏輯電路圖

由函數(shù)的“與非-與非”表達(dá)式，可畫(huà)出實(shí)現(xiàn)給定功能的邏輯電路圖如下圖所示。本例采用的是“真值表法”，真值表法的優(yōu)點(diǎn)是規(guī)整、清晰；缺點(diǎn)是不方便，尤其當(dāng)變量較多時(shí)十分麻煩。兩個(gè)3位二進(jìn)制數(shù)分別為A=a3a2a1，B=b3b2b1，比較結(jié)果為函數(shù)F當(dāng)A=B時(shí)，F(xiàn)為1，否則F為0。該電路有6個(gè)輸入變量，1個(gè)輸出函數(shù)。

例2設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)是否相等的數(shù)值比較器。F=1A=BA=a3a2a1，B=b3b2b1A=B(a3=b3)&(a2=b2)&(a1=b1)三個(gè)異或門(mén)的輸出為f3、f2、f1f3=1(a3=b3);

f2=1(a2=b2);f1=1(a1=b1);F=1A=Bf3?f2?f1=1F=f3?f2?f1a1b1f1f2f3Fa2b2a3b3=1≥1=1=1

在某些實(shí)際問(wèn)題中，常常由于輸入變量之間存在的相互制約或問(wèn)題的某種特殊限定等，使得邏輯函數(shù)與輸入變量的某些取值組合無(wú)關(guān)，通常把這類問(wèn)題稱為與包含無(wú)關(guān)條件的邏輯問(wèn)題；描述這類問(wèn)題的邏輯函數(shù)稱為包含無(wú)關(guān)條件的邏輯函數(shù)。一、包含無(wú)關(guān)條件的組合邏輯電路設(shè)計(jì)4.3.3設(shè)計(jì)中幾個(gè)實(shí)際問(wèn)題的處理

無(wú)關(guān)最小項(xiàng)的概念：由于輸入變量之間存在的相互制約或問(wèn)題的某種特殊限定，使輸出函數(shù)與某些變量取值無(wú)關(guān)，這些輸入取值組合對(duì)應(yīng)的最小項(xiàng)稱為無(wú)關(guān)最小項(xiàng)，簡(jiǎn)稱為無(wú)關(guān)項(xiàng)或者任意項(xiàng)。

當(dāng)采用“最小項(xiàng)之和”表達(dá)式描述一個(gè)包含無(wú)關(guān)條件的邏輯問(wèn)題時(shí)，函數(shù)表達(dá)式中是否包含無(wú)關(guān)項(xiàng)，以及對(duì)無(wú)關(guān)項(xiàng)是令其值為1還是為0，并不影響函數(shù)的實(shí)際邏輯功能。

注意：在化簡(jiǎn)這類邏輯函數(shù)時(shí)，利無(wú)關(guān)項(xiàng)用隨意性往往可以使邏輯函數(shù)得到更好地簡(jiǎn)化，從而使設(shè)計(jì)的電路達(dá)到更簡(jiǎn)！解設(shè)輸入變量為ABCD，輸出函數(shù)為

F，當(dāng)ABCD表示的十進(jìn)制數(shù)為合數(shù)(4、6、8、9)時(shí)，輸出F為1，否則F為0。

因?yàn)榘凑沼?碼的編碼規(guī)則，ABCD的取值組合不允許為0000、0001、0010、1101、1110、1111，故該問(wèn)題為包含無(wú)關(guān)條件的邏輯問(wèn)題，與上述6種取值組合對(duì)應(yīng)的最小項(xiàng)為無(wú)關(guān)項(xiàng)，即在這些取值組合下輸出函數(shù)F的值可以隨意指定為1或者為0，通常記為“d”。例3設(shè)計(jì)一個(gè)組合邏輯電路，用于判別以余3碼表示的1位十進(jìn)制數(shù)是否為合數(shù)。根據(jù)分析，可建立描述該問(wèn)題的真值表如下表所示。

由真值表可寫(xiě)出F的邏輯表達(dá)式為F(A,B,C,D)=∑m(7,9,11,12)+∑d(0,1,2,13,14,15)

若不考慮無(wú)關(guān)項(xiàng)，則函數(shù)F的卡諾圖如下圖所示。合并卡諾圖上的1方格，可得到化簡(jiǎn)后的邏輯表達(dá)式為

若考慮無(wú)關(guān)項(xiàng)，則函數(shù)F的卡諾圖下圖所示。顯然，后一個(gè)表達(dá)式比前一個(gè)表達(dá)式更簡(jiǎn)單。

根據(jù)合并的需要將卡諾圖中的無(wú)關(guān)項(xiàng)d(13，14，15)當(dāng)成1處理，而把d(0,1,2)當(dāng)成0處理，可得到化簡(jiǎn)后的邏輯表達(dá)式為假定采用與非門(mén)組成實(shí)現(xiàn)給定邏輯功能的電路，可將F的最簡(jiǎn)表達(dá)式變換成“與非-與非”表達(dá)式：相應(yīng)的邏輯電路圖如下圖所示。由此可見(jiàn)，設(shè)計(jì)包含無(wú)關(guān)條件的組合邏輯電路時(shí)，恰當(dāng)?shù)乩脽o(wú)關(guān)項(xiàng)進(jìn)行函數(shù)化簡(jiǎn)，通?？墒乖O(shè)計(jì)出來(lái)的電路更簡(jiǎn)單。二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)實(shí)際問(wèn)題中，大量存在著由同一組輸入變量產(chǎn)生多個(gè)輸出函數(shù)的問(wèn)題，實(shí)現(xiàn)這類問(wèn)題的組合邏輯電路稱為多輸出函數(shù)的組合邏輯電路。

多數(shù)出組合電路達(dá)到最簡(jiǎn)的關(guān)鍵是在函數(shù)化簡(jiǎn)時(shí)找出各輸出函數(shù)的公用項(xiàng)，使之在邏輯電路中實(shí)現(xiàn)對(duì)邏輯門(mén)的“共享”，從而達(dá)到電路整體結(jié)構(gòu)最簡(jiǎn)。

解

全加器：能對(duì)兩個(gè)1位二進(jìn)制數(shù)及來(lái)自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位“和”及向高位“進(jìn)位”的邏輯電路。

全加器可用于實(shí)現(xiàn)兩個(gè)n位數(shù)相加。顯然，全加器有3個(gè)輸入變量，2個(gè)輸出函數(shù)。例4設(shè)計(jì)一個(gè)全加器（邏輯門(mén)自選）。

設(shè)：被加數(shù)、加數(shù)及來(lái)自低位的“進(jìn)位”分別用變量Ai、Bi及Ci-1表示，相加產(chǎn)生的“和”及“進(jìn)位”用Si和Ci表示。

根據(jù)二進(jìn)制加法運(yùn)算法則可列出全加器的真值表如下表所示。由真值表可寫(xiě)出輸出函數(shù)表達(dá)式：Si(Ai，Bi，Ci-1)=∑m(1,2,4,7)

Ci(Ai，Bi，Ci-1)=∑m(3,5,6,7)假定采用卡諾圖化簡(jiǎn)上述函數(shù)，則可作出相應(yīng)卡諾圖如下圖所示。經(jīng)化簡(jiǎn)后的輸出函數(shù)表達(dá)式為其中，Si的標(biāo)準(zhǔn)“與-或”式即最簡(jiǎn)“與-或”式。當(dāng)采用異或門(mén)和與非門(mén)構(gòu)成實(shí)現(xiàn)給定功能的電路時(shí)，可分別對(duì)表達(dá)式作如下變換：相應(yīng)的邏輯電路圖如右圖所示。

該電路就單個(gè)函數(shù)而言，Ai、Ci均已達(dá)到最簡(jiǎn)，但從整體考慮則并非最簡(jiǎn)。當(dāng)按多輸出函數(shù)組合電路進(jìn)行設(shè)計(jì)時(shí)，可對(duì)函數(shù)Ci作如下變換：經(jīng)變換后，Si（）

和Ci的邏輯表達(dá)式中有公用項(xiàng)。經(jīng)變換后，組成電路時(shí)可令其共享同一個(gè)異或門(mén)，從而使整體得到進(jìn)一步簡(jiǎn)化，其邏輯電路圖如下圖所示。例5設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換器，將8421BCD轉(zhuǎn)換為2421BCDB3B0B2B1F3F0F2F18421BCD2421BCDlogiccircuit

B3B2B1B00000000011000011110000110011000101010101F3F2F1F00000011111000010111100110100110101010101F3=B3B2’B1’+B3’B2B1+B3’B2B0F2=B3B2’B1’+B3’B2B1+B3’B2B0’00011110B3B2B1B0000111100412815139371511261410111111100011110B3B2B1B000011110041281513937151126141011111F3F200011110B3B2B1B000011110041281513937151126141000011110B3B2B1B00001111004128151393715112614101111111111F1=B3B2’B1’+B3’B2’B1+B3’B2B1’B0F0=B3’B0+B2’B1’B0F1F0三、無(wú)反變量提供的組合邏輯電路設(shè)計(jì)在某些問(wèn)題的設(shè)計(jì)中，為了減少各部件之間的連線，在邏輯電路的輸入端只提供原變量，不提供反變量。

設(shè)計(jì)這類電路時(shí)，若直截用非門(mén)將原變量轉(zhuǎn)換成相應(yīng)的反變量，則處理結(jié)果往往是不經(jīng)濟(jì)的。因此，通常進(jìn)行適當(dāng)?shù)淖儞Q，以便盡可能減少非門(mén)數(shù)量。相應(yīng)邏輯電路如右圖所示。

例6輸入不提供反變量時(shí)，用與非門(mén)實(shí)現(xiàn)如下邏輯函數(shù)。

解

因?yàn)榻o定函數(shù)已經(jīng)是最簡(jiǎn)“與-或”表達(dá)式，故可直接變換成“與非-與非”表達(dá)式如果對(duì)函數(shù)F的表達(dá)式作如下整理，即可得到相應(yīng)的邏輯電路如右圖所示。顯然，此圖比上幅圖更簡(jiǎn)單、合理。例6設(shè)計(jì)一個(gè)組合邏輯電路，用來(lái)判斷獻(xiàn)血者與受血者血型是否相容。受血獻(xiàn)血ABABOABABO√√√√√√√√√由題意可知，電路輸入變量為獻(xiàn)血者血型和受血者血型。血型共4種，可用兩個(gè)變量的4種編碼進(jìn)行區(qū)分。設(shè)變量WX表示獻(xiàn)血者血型，YZ表示受血者血型血型編碼如下表所示。0000010110101111ABABOWX(獻(xiàn))YZ(受)血型0000010110101111ABABOWX(獻(xiàn))YZ(受)血型受血獻(xiàn)血ABABOABABO√√√√√√√√√00011011YZ00011011WX111111111受血獻(xiàn)血ABABOABABO√√√√√√√√√00011011YZ00011011WX111111111F(W,X,Y,Z)=∑m（0，2，5，6，10，12，13，14，15）受血獻(xiàn)血ABABOABABO√√√√√√√√√00011110YZ00011110WX111111111設(shè)電路輸出用F表示則當(dāng)輸血者與受血者血型相容時(shí)，F(xiàn)為1，否則F為0F(W,X,Y,Z)=WX+W’X’Z’+XY’Z+YZ’F(W,X,Y,Z)=WX+W’X’Z’+XY’Z+YZ’11&&1&&1&WXYZF受血獻(xiàn)血ABABOABABO√√√√√√√√√分析上述設(shè)計(jì)過(guò)程不難發(fā)現(xiàn)，對(duì)該問(wèn)題的邏輯描述與血型編碼是直接相關(guān)的。11111111100011011WX(獻(xiàn))YZ(受)血型AABOB0001101100011110YZ000111100412815139371511261410OAABBwxAABBO受血獻(xiàn)血ABABOABABO√√√√√√√√√111111111111111111MSB=A;LSB=DA:00 B:11 AB:01 O:10F(W,X,Y,Z)=(W+Y’)(X’+Z)F(W,X,Y,Z)=(W+Y’)(X’+Z)=((W+Y’)’+(X’+Z)’)WYFXZ≥1≥11≥11由于信號(hào)經(jīng)過(guò)任何邏輯門(mén)和導(dǎo)線都會(huì)產(chǎn)生時(shí)間延遲，所以電路所有輸入達(dá)到穩(wěn)定狀態(tài)時(shí)，輸出并不是立即達(dá)到穩(wěn)定狀態(tài)。邏輯電路中各路徑上延遲時(shí)間的長(zhǎng)短與信號(hào)經(jīng)過(guò)的門(mén)的級(jí)數(shù)有關(guān)，與具體邏輯門(mén)的時(shí)延大小有關(guān)，還與導(dǎo)線的長(zhǎng)短有關(guān)，因此，輸入信號(hào)經(jīng)過(guò)不同路徑到達(dá)輸出端的時(shí)間有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)現(xiàn)象。4.3.1競(jìng)爭(zhēng)現(xiàn)象與險(xiǎn)象的產(chǎn)生

4.3組合邏輯電路的險(xiǎn)象競(jìng)爭(zhēng)：由于延遲時(shí)間的影響，使得輸入信號(hào)經(jīng)過(guò)不同路徑到達(dá)輸出端的時(shí)間有先有后，這一現(xiàn)象稱為競(jìng)爭(zhēng)。

竟?fàn)幍念愋停?/p>

非臨界競(jìng)爭(zhēng)-------不產(chǎn)生錯(cuò)誤輸出的競(jìng)爭(zhēng)稱為非臨界競(jìng)爭(zhēng)。

臨界競(jìng)爭(zhēng)---------導(dǎo)致錯(cuò)誤輸出的競(jìng)爭(zhēng)稱為臨界競(jìng)爭(zhēng)。

險(xiǎn)象：由競(jìng)爭(zhēng)導(dǎo)至的錯(cuò)誤輸出信號(hào)。

注意！組合電路中的險(xiǎn)象是一種瞬態(tài)現(xiàn)象，它表現(xiàn)為在輸出端產(chǎn)生不應(yīng)有的尖脈沖，暫時(shí)地破壞正常邏輯關(guān)系。一旦瞬態(tài)過(guò)程結(jié)束，即可恢復(fù)正常邏輯關(guān)系。.例如，如下圖所示是由與非門(mén)構(gòu)成的組合電路，該電路有3個(gè)輸入變量，1個(gè)輸出函數(shù)。根據(jù)邏輯電路圖可寫(xiě)出輸出函數(shù)表達(dá)式為假設(shè)輸入變量B=C=1，將B、C的值代入上述函數(shù)表達(dá)式，可得

由互補(bǔ)律可知，函數(shù)

的值應(yīng)恒為1，即B=C=1時(shí)，無(wú)論A怎樣變化，輸出F的值都應(yīng)保持1不變。

當(dāng)考慮電路中存在的時(shí)間延遲時(shí)，該電路的實(shí)際輸入、輸出關(guān)系又將怎樣呢？假定每個(gè)門(mén)的延遲時(shí)間為tpd，則實(shí)際輸入、輸出關(guān)系可用如下所示的時(shí)間圖來(lái)說(shuō)明。4.3.2險(xiǎn)象的分類組合電路中的險(xiǎn)象可分為靜態(tài)險(xiǎn)象和動(dòng)態(tài)險(xiǎn)象。

靜態(tài)險(xiǎn)象：如果在輸入變化而輸出不應(yīng)發(fā)生變化的情況下，輸出端產(chǎn)生了短暫的錯(cuò)誤輸出，則稱為靜態(tài)險(xiǎn)象。動(dòng)態(tài)險(xiǎn)象：如果在輸入變化而輸出應(yīng)該發(fā)生變化的情況下，輸出在變化過(guò)程中產(chǎn)生了短暫的錯(cuò)誤輸出，則稱為動(dòng)態(tài)險(xiǎn)象。按錯(cuò)誤輸出脈沖信號(hào)的極性可分為“0”型險(xiǎn)象與“1”型險(xiǎn)象。

“0”型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為負(fù)脈沖。

“1”型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為正脈沖。4.3.3險(xiǎn)象的判斷判斷電路是否可能產(chǎn)生險(xiǎn)象的方法有代數(shù)法和卡諾圖法。

代數(shù)法：

●

檢查函數(shù)表達(dá)式中是否存在具備競(jìng)爭(zhēng)條件的變量，即是否有某個(gè)變量X同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中。

●

若存在具備競(jìng)爭(zhēng)條件的變量X，則消去函數(shù)式中的其他變量,看函數(shù)表達(dá)式是否會(huì)變?yōu)榛蛘叩男问?。若?huì)，則說(shuō)明對(duì)應(yīng)的邏輯電路可能產(chǎn)生險(xiǎn)象。

例

已知描述某組合電路的邏輯函數(shù)表達(dá)式為

試判斷該邏輯電路是否可能產(chǎn)生險(xiǎn)象。

解

由表達(dá)式可知，變量A和C均具備競(jìng)爭(zhēng)條件，所以，應(yīng)對(duì)這兩個(gè)變量分別進(jìn)行分析。先考察變量A，為此將B和C的各種取值組合分別代入函數(shù)表達(dá)式中，可得到如下結(jié)果：BC=00BC=01BC=10BC=11可見(jiàn)，當(dāng)B=C=1時(shí)，A的變化可能使電路產(chǎn)生險(xiǎn)象。類似地，將A和B的各種取值組合分別代入函數(shù)表達(dá)式中，可由代入結(jié)果判斷出變量C發(fā)生變化時(shí)不會(huì)產(chǎn)生險(xiǎn)象。當(dāng)描述電路的邏輯函數(shù)為“與-或”表達(dá)式時(shí)，采用卡諾圖判斷險(xiǎn)象比代數(shù)法更為直觀、方便。

卡諾圖法：作出函數(shù)卡諾圖，并畫(huà)出和函數(shù)表達(dá)式中各“與”項(xiàng)對(duì)應(yīng)的卡諾圈。若卡諾圈之間存在“相切”關(guān)系，即兩卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項(xiàng)，則該電路可能產(chǎn)生險(xiǎn)象。

解

作出給定函數(shù)的卡諾圖，如下圖所示。所得結(jié)論可用代數(shù)法進(jìn)行驗(yàn)證，假定B=D=1，C=0，代入函數(shù)表達(dá)式F之后可得，可見(jiàn)相應(yīng)電路可能由于A的變化而產(chǎn)生險(xiǎn)象。由卡諾圖可知，卡諾圈1和卡諾圈2之間存在相鄰最小項(xiàng)m5和m13，且m5和m13不被同一卡諾圈所包含，所以這兩個(gè)卡諾圈“相切”。這說(shuō)明相應(yīng)電路可能產(chǎn)生險(xiǎn)象。

例

已知某邏輯電路對(duì)應(yīng)的函數(shù)表達(dá)式為試判斷該電路是否可能產(chǎn)生險(xiǎn)象。214.3.4險(xiǎn)象的消除

如何消除或避開(kāi)電路中可能出現(xiàn)的險(xiǎn)象？

有如下幾種常用的方法。一、用增加冗余項(xiàng)的方法消除險(xiǎn)象

增加冗余項(xiàng)的方法是，通過(guò)在函數(shù)表達(dá)式中“或”上冗余的“與”項(xiàng)或者“與”上冗余的“或”項(xiàng)，消除可能產(chǎn)生的險(xiǎn)象。

冗余項(xiàng)的選擇可以采用代數(shù)法或者卡諾圖法確定。

例用增