CPAL電路功率時鐘絕熱電路CPAL電路的基本結(jié)構(gòu)CPAL緩沖器的基本結(jié)構(gòu)如下圖所示它由兩個主要部分組成：邏輯功能電路：由四個NMOS管（N1-N4）以互補傳輸邏輯（CPL）的形式構(gòu)成晶體管N7和N8的作用是鉗制輸出節(jié)點的電壓，使它不至于懸空負(fù)載驅(qū)動電路：由兩對傳輸門（N5,P1和N6,P2）構(gòu)成CPAL電路的基本結(jié)構(gòu)mpmos0clkpcbpcvddpmosw=0.132ul=0.044uad=0.0145pas=0.0145ppd=0.352ups=0.352umnmos0clkxpc0nmosw=0.396ul=0.044uad=0.04356pas=0.04356ppd=0.616ups=0.616umpmos1clkpcpcbvddpmosw=0.132ul=0.044uad=0.0145pas=0.0145ppd=0.352ups=0.352umnmos1clkxbpcb0nmosw=0.396ul=0.044uad=0.04356pas=0.04356ppd=0.616ups=0.616umnmos2pcpcb00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3pcbpc00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos4xbpc00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos5xpcb00nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos1ininx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos2ininbx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3inbinbxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos4inbinxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33uCPAL電路的基本結(jié)構(gòu)CPAL的門電路可由CPL功能模塊代替前圖緩沖器中的N5~N8構(gòu)成。與/與非門、或/或非門、異或/同或門、多路選擇器如下圖表示：由圖我們可以看出，對CPAL電路來說，只要改變輸入的NMOS電路，負(fù)載電路和鉗制電路是不變的。CPAL基本電路mnmos1abbx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos2bbx0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3bbbxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos4abbbxb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos0xsmula0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos1xsbmulb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos2xbsbmulbb0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33umnmos3xbsmulab0nmosw=0.066ul=0.044uad=0.009pas=0.009ppd=0.33ups=0.33u與/與非、異或/同或的結(jié)構(gòu)類似，只要修改輸入信號兩相CPAL電路在絕熱電路中，當(dāng)功率時鐘從峰值降到0時，輸出信號也降為0，因此，很難保存信號。如右圖所示，通過兩相CPAL兩級緩沖器后，輸出OUT2比輸入信號IN延遲了一個時鐘周期。由此提出了基于兩相CPAL電路的觸發(fā)器。由圖中可以看到，clk1比clk2超前半個周期。兩相CPAL電路兩相功率時鐘產(chǎn)生器電路圖如下：Figure1.

Two-phasenon-overlappower-clockgeneratorandpower-gatingscheme.兩相CPAL五級緩沖器注意CLK1的上升下降時間和周期。以及CLK1和CLK2的關(guān)系延遲了2個時鐘周期兩相CPAL的D觸發(fā)器基本的CPAL的D觸發(fā)器電路結(jié)構(gòu)如下圖所示：Reset為重置端口，設(shè)為“1”時，Q置為“0”；為“0”時，多路選擇器相當(dāng)于CPAL緩沖器的功能。對絕熱時序電路而言，當(dāng)功率時鐘關(guān)閉時，觸發(fā)器所有的輸出信號都會丟失。而傳統(tǒng)時序電路的觸發(fā)器一般都采用了在休眠操作下保存數(shù)據(jù)的技術(shù)。但是，傳統(tǒng)數(shù)據(jù)保存觸發(fā)器不是以絕熱的方式工作的。兩相CPAL的D觸發(fā)器在t1到t2期間，當(dāng)功率時鐘clk1為低電平時，節(jié)點X電壓保持在VDD–VTN。其中，VTN

為NMOS管的開門電壓。因此，就算在休眠期間輸入功能模塊被關(guān)閉，X和Xb節(jié)點依然能夠保持它們的狀態(tài)。我們再回過頭來看這幅圖兩相CPAL的D觸發(fā)器

根據(jù)這一原理，我們可以構(gòu)造具有數(shù)據(jù)保存功能的絕熱D觸發(fā)器，如下圖所示：該觸發(fā)器增加了Act和Ref兩個使能端口。在空閑時間Act為0，減少了觸發(fā)器的動態(tài)功耗兩相CPAL的D觸發(fā)器假設(shè)觸發(fā)器可能很長一段時間處在休眠狀態(tài)。Ref的功能是刷新保存的數(shù)值，防止因為漏電流而使數(shù)據(jù)流失。Act和Ref必須有一個是低電平以防止邏輯錯誤。該絕熱觸發(fā)器有三個工作狀態(tài):保持狀態(tài)：

Act

和

Ref

都為0刷新狀態(tài)：Act

為“0”

Ref

為“1”.在功率時

鐘的控制下，X和Xb將被刷新為存儲的Q和Qb。

正常狀態(tài)：Act

為“1”

，Ref

為“0”，觸發(fā)器正常工作兩相CPAL的D觸發(fā)器帶功控開關(guān)的CPAL絕熱D觸發(fā)器四相CPAL電路結(jié)構(gòu)基本原理與兩相CPAL電路相似，這里不再重復(fù)四相CPAL電路中，前一個時鐘比當(dāng)前時鐘超前四分之一個時鐘周期同樣，這里要注意功率時鐘的波形以及它們之間的關(guān)系四相CPAL五級緩沖器延遲了一個周期為什么？加法器概述加法是最常用的運算操作，它也常常是限制速度的元件全加器是數(shù)字系統(tǒng)中非常重要的一個基本功能電路，我們可以根據(jù)真值表列出的全加和與進位輸出的邏輯表達式，通過邏輯變換，找到合適的實現(xiàn)方案1bit全加器真值表AiBiCi-1CiSi00000001010100101110100011011011010111111bit全加器把上面的邏輯方程直接轉(zhuǎn)變?yōu)镃PAL電路重新組織方程組四相1bit全加器