實驗三用狀態(tài)機實現(xiàn)序列檢測器的設(shè)計第一頁，共四十二頁，2022年，8月28日任務(wù)分析本次實驗的核心是：應(yīng)用有限狀態(tài)機設(shè)計思路，檢測輸入的串行數(shù)據(jù)是否是”11100101”。根據(jù)DE2板的資源，擬用SW0---SW7作為系統(tǒng)輸入（系統(tǒng)由此需要設(shè)計一個8bits并行數(shù)據(jù)轉(zhuǎn)串行的模塊）一個7段數(shù)碼顯示譯碼器作為檢測結(jié)果的輸出顯示，如果串行序列為”11100101”，顯示a，否則顯示b（系統(tǒng)需要設(shè)計一個7段數(shù)碼顯示譯碼器模塊）為了顯示可控，清晰，擬用key0,key1實現(xiàn)時鐘，復(fù)位信號的輸入。第二頁，共四十二頁，2022年，8月28日本實驗由頂層文件、串行檢測、并行數(shù)據(jù)轉(zhuǎn)串行、數(shù)碼管顯示四個模塊組成設(shè)計參考頂層模塊并轉(zhuǎn)串模塊串行檢測模塊數(shù)碼管顯示模塊并行8bits數(shù)據(jù)clk串行數(shù)據(jù)4bits數(shù)據(jù)reset7bits數(shù)據(jù)第三頁，共四十二頁，2022年，8月28日1、構(gòu)建一個工程名為schk的工程第四頁，共四十二頁，2022年，8月28日由File->NewProjectWizard,彈出對話框，設(shè)置文件夾目錄，Project名稱。注意，1）不能將文件夾放置與軟件安裝目錄下，應(yīng)放在DATA盤上2）要求以自己的學(xué)號作為文件夾名3）項目名稱為XULIEQI,與后續(xù)的頂層實體名相對應(yīng)。第五頁，共四十二頁，2022年，8月28日暫無文件添加，按next，繼續(xù)第六頁，共四十二頁，2022年，8月28日根據(jù)DE2實驗平臺，選擇FPGA目標(biāo)器件為：CycloneII系列：EP2C35F672C6第七頁，共四十二頁，2022年，8月28日仍然使用軟件自帶的綜合仿真工具，所以按NEXT，繼續(xù)第八頁，共四十二頁，2022年，8月28日Project建立總結(jié)，按Finish完成第九頁，共四十二頁，2022年，8月28日輸入schk的Verilog文本第十頁，共四十二頁，2022年，8月28日由File->New,得如下對話框，選擇VerilogHDLFile：第十一頁，共四十二頁，2022年，8月28日將設(shè)計的Verilog程序輸入，并存盤名為schk.v第十二頁，共四十二頁，2022年，8月28日由File->new，彈出對話框，選擇otherfiles->VectorWaveformFile第十三頁，共四十二頁，2022年，8月28日將波形文件存盤為schk.vwf第十四頁，共四十二頁，2022年，8月28日設(shè)定schk.v是目前的頂層文件第十五頁，共四十二頁，2022年，8月28日由Processing->start->startannlysis&elaboration對程序進行初步的分析第十六頁，共四十二頁，2022年，8月28日雙擊波形文件下的空白區(qū)，得到如下對話框，點擊NoderFinder第十七頁，共四十二頁，2022年，8月28日彈出下面的對話框，單擊List，選中AB、CLK、CLR、DIN、Q幾個端口，單擊>_后，點擊OK第十八頁，共四十二頁，2022年，8月28日由edit->endtime，設(shè)定仿真終止時間為1us,選中CLK點擊設(shè)置周期是10ns，并對CLR,DIN作相應(yīng)設(shè)置第十九頁，共四十二頁，2022年，8月28日由assigments->settings，對仿真工具設(shè)定為功能仿真，并將激勵文件調(diào)入第二十頁，共四十二頁，2022年，8月28日由Processing->generatefunctionalsimulationnetlist，提取功能仿真的網(wǎng)表由processing->startsimulation進行功能仿真，并對結(jié)果進行分析。第二十一頁，共四十二頁，2022年，8月28日時序仿真

由assignments->settings,更改仿真器的設(shè)置為時序仿真：timing第二十二頁，共四十二頁，2022年，8月28日由processing->startcompile對設(shè)計進行全編譯再由processing->startsimulation進行時序仿真，分析結(jié)果第二十三頁，共四十二頁，2022年，8月28日2、仿照工程schk的設(shè)計方法，再分別設(shè)計xulie和decl7s兩個verilogHDL模塊，并分別進行功能仿真和時序仿真，對仿真結(jié)果進行分析。注：編寫數(shù)碼管顯示程序（decl7s.v）來顯示A或B狀態(tài)。已知數(shù)碼管為共陽級連接。輸入（4bits）輸出（7bits）顯示內(nèi)容4’b10107’b0001000a4’b10117’b0000011b4’b00007’b10000000提示：可以在default分支選用顯示“0”。第二十四頁，共四十二頁，2022年，8月28日3、創(chuàng)建頂層文件：第二十五頁，共四十二頁，2022年，8月28日輸入XULIEQI的Verilog文本并保為XULIEQI.v第二十六頁，共四十二頁，2022年，8月28日由File->new，彈出對話框，選擇otherfiles->VectorWaveformFile第二十七頁，共四十二頁，2022年，8月28日將波形文件存盤為XULIEQI.vwf第二十八頁，共四十二頁，2022年，8月28日設(shè)定XULIEQI.v是目前的頂層文件第二十九頁，共四十二頁，2022年，8月28日由Processing->start->startannlysis&elaboration對程序進行初步的分析第三十頁，共四十二頁，2022年，8月28日添加波形仿真端口第三十一頁，共四十二頁，2022年，8月28日由edit->endtime，設(shè)定仿真終止時間為1us,選中CLK點擊設(shè)置周期是10ns；選中din8，單擊如下圖，設(shè)置Startvalue：11100101；Incrementby：0設(shè)置好后確定。第三十二頁，共四十二頁，2022年，8月28日第三十三頁，共四十二頁，2022年，8月28日由assigments->settings，對仿真工具設(shè)定為功能仿真，并將激勵文件調(diào)入第三十四頁，共四十二頁，2022年，8月28日由Processing->generatefunctionalsimulationnetlist，提取功能仿真的網(wǎng)表由processing->startsimulation進行功能仿真，并對結(jié)果進行分析。第三十五頁，共四十二頁，2022年，8月28日時序仿真由assignments->settings,更改仿真器的設(shè)置為時序仿真：timing由processing->startcompile對設(shè)計進行全編譯再由processing->startsimulation進行時序仿真，分析結(jié)果第三十六頁，共四十二頁，2022年，8月28日4、鎖引腳1）根據(jù)DE2_pin_assignments文件內(nèi)容、格式制作本設(shè)計引腳對應(yīng)文件的引腳鎖定文件：XUELIEQI.csv2)由Assignments->ImportAssignment，打開對話框，調(diào)入引腳對應(yīng)文件XUELIEQI.csv即可。第三十七頁，共四十二頁，2022年，8月28日引腳鎖定說明輸入信號：并行輸入8bits信號，由撥動開關(guān)SW0—SW7完成。時鐘和復(fù)位信號分別由按鍵KEY0,KEY1輸入輸出信號：顯示由數(shù)碼管HEX0顯示實現(xiàn)。第三十八頁，共四十二頁，2022年，8月28日第三十九頁，共四十二頁，2022年，8月28日鎖好引腳，進行全編譯（compile），重新布局布線，時序仿真引腳鎖定，仿真結(jié)果核對無誤后，準(zhǔn)備下載第四十頁，共四十二頁，2022年，8月28日5、下載由tools-