《可編程邏輯器件開發(fā)》實(shí)驗(yàn)報告 -1-1、實(shí)驗(yàn)?zāi)康某醪綄W(xué)會使用XilinxISEFPGA開發(fā)環(huán)境；通過實(shí)驗(yàn)掌握一般Verilog程序設(shè)計的流程；編寫可綜合代碼，編寫組合邏輯電路模塊。2、實(shí)驗(yàn)內(nèi)容、要求填寫完成shift.v文件，并編寫仿真測試程序完成驗(yàn)證。該工程實(shí)現(xiàn)移位寄存器的功能。寄存器共8位，用撥碼開關(guān)控制輸入0或1，將輸入存入寄存器最低位，寄存器原來低7位則分別左移1位。 clockdata_out（3:0） datajn reset填寫完成BCD_count.v文件，并編寫仿真測試程序完成驗(yàn)證。該工程功能是實(shí)現(xiàn)一個模為80的BCD碼加計數(shù)器，每次按下計數(shù)器的復(fù)位鍵，則數(shù)值從0開始依次加1，并顯示在8個LED燈上，如輸出58則LD7滅，LD6亮，LD5滅，LD4亮，LD3亮，LD2滅，LD1滅，LD0滅。（注：由于十進(jìn)制數(shù)共有0、1、2、……、9十個數(shù)碼，因此，至少需要4位二進(jìn)制碼來表示1位十進(jìn)制數(shù)。在使用BCD編碼時一定要注意其有效的編碼僅十個。常見BCD編碼有8421BCD碼，2421BCD碼，余3碼，對應(yīng)編碼表如下）十進(jìn)制數(shù)8421BCD碼2421BCD碼余3碼0000000000011100010001010020010001001013001100110110401000100011150101101110006011011001001701111101101081000111010119100111111100《可編程邏輯器件開發(fā)》實(shí)驗(yàn)報告 -2-3、實(shí)驗(yàn)步驟和程序步驟：先打開ISEproject軟件，然后新建工程，最后編寫仿真測試程序并進(jìn)行驗(yàn)證。程序1：moduleshift(data_out,data_in,clock,reset)；outputdata_out;inputdata_in,clock,reset;reg[3:0]data_out;reg[3:0]counter;always@(posedgeclockornegedgereset)beginif(reset==0)〃填寫空格counter<=4'ha;elsebeginif(counter>0)counter<=counter-1;〃填寫空格elsebegincounter<=4'ha;endendendalways@(posedgeclockornegedgereset)beginif(reset==0)〃填寫空格《可編程邏輯器件開發(fā)》實(shí)驗(yàn)報告 -3-data_out<=4'b0;elseif(counter==4'h0)data_out<={data_out[2:0],data_in};〃填寫空格實(shí)現(xiàn)移位endendmodule仿真程序1：moduletest;//Inputsregdata_in;regclock;regreset;//Outputswire[3:0]data_out;//InstantiatetheUnitUnderTest(UUT)shiftuut(.data_out(data_out),.data_in(data_in),.clock(clock),.reset(reset));initialbegin//InitializeInputsdata_in=0;《可編程邏輯器件開發(fā)》實(shí)驗(yàn)報告clock=0;clock=0;reset=reset=1；//Wait100nsforglobalresettofinish100reset=0;10reset=1;100data_in=1;2000data_in=0;2000$stop;//Addstimulushereendalways#10clock=!clock;endmodule程序2：moduleBCD_count(qout,reset,clk);output[7:0]qout;inputclk,reset;reg[7:0]qout;integercnt;regclk_out;always@(posedgeclk)begin《可編程邏輯器件開發(fā)》實(shí)驗(yàn)報告 -5-if(reset)begincnt<=0;clk_out<=0;endelsebeginif(cnt==10)begincnt<=0;clk_out<=!clk_out;endelsebegincnt<=cnt+1;clk_out<=clk_out;endendendalways@(posedgeclk_outorposedgereset)//采用余3碼BCD碼編碼beginif(reset)qout<=0;//填寫空格elsebeginif(qout[3:0]==4'b1100)//填寫空格beginqout[3:0]<=4'b0011;//填寫空格if(qout[7:4]==4'b1010)qout[7:4]<=4'b0011;/項(xiàng)寫空格elseqout[7:4]<=qout[7:4]+1;//填寫空格endelseqout[3:0]<=qout[3:0]+1;//填寫空格endendendmodule仿真程序2：《可編程邏輯器件開發(fā)》實(shí)驗(yàn)報告 -6-moduletest;//Inputsregreset;regclk;//Outputswire[7:0]qout;//InstantiatetheUnitUnderTest(UUT)BCD_countuut(.qout(qout),.reset(reset),.clk(clk));initialbegin//InitializeInputsreset=1;clk=0;//Wait100nsforglobalresettofinish#100reset=0;//Addstimulushereend《可編程邏輯器件開發(fā)》實(shí)驗(yàn)報告always#10clk=!clk;endmodule4、測試數(shù)據(jù)記錄和結(jié)果分析招RieEdBtV?w□3RI：，**□5Xnso匚7.的nrx?酎Objects?□flXSik'iltitLHiObitcV'-[ml?nee*ndProca?festygiwQbjwtName聒darta.in隰r?eta的dzl.尸的尸0命佇古:|產(chǎn)3收團(tuán)一.dati_&wt|3:Q(]f.daEajn|1Ii—: t*昱ItiNUIL-jimTRrUmRnjULRTLR4rLnrLnjtm~LRHjULRnjIhfk血tve￡c 口ObjectName居dQUtptiJ\resety：wSiaulttLMIObjtcV**；r^TVTr*-T-^-F|■'I口5KOVjETI0FileE曲ViewSinHjIdrtionW