第4節(jié)VerilogHDL語(yǔ)言的描述語(yǔ)句VerilogHDL描述語(yǔ)句2.4.1結(jié)構(gòu)描述形式

通過實(shí)例進(jìn)行描述的方法，將VerilogHDL預(yù)先定義的基本單元實(shí)例嵌入到代碼中，監(jiān)控實(shí)例的輸入。VerilogHDL中定義了26個(gè)有關(guān)門級(jí)的關(guān)鍵字，比較常用的有8個(gè)。在實(shí)際工程中，簡(jiǎn)單的邏輯電路由邏輯門和開關(guān)組成，通過門元語(yǔ)可以直觀地描述其結(jié)構(gòu)。

基本的門類型關(guān)鍵字如下所述：andnandnororxorxnorbufnot

VerilogHDL支持的基本邏輯部件是由該基本邏輯器件的原語(yǔ)提供的。其調(diào)用格式為：

門類型<實(shí)例名>(輸出，輸入1，輸入2，……,輸入N)

例如，nandna01(na_out,a,b,c);

表示一個(gè)名字為na01的與非門，輸出為na_out，輸入為a,b,c。

例2-5一個(gè)簡(jiǎn)單的全加器例子：

moduleADD(A,B,Cin,Sum,Cout);

inputA,B,Cin;

outputSum,Cout;

//聲明變量

wireS1,T1,T2,T3;

xorX1(S1,A,B),

X2(Sum,S1,Cin);

andA1(T3,A,B),

A2(T2,B,Cin),

A3(T1,A,Cin);

orO1(Cout,T1,T2,T3);

endmodule

在這一實(shí)例中，模塊包含門的實(shí)例語(yǔ)句，也就是包含內(nèi)置門xor、and和or的實(shí)例語(yǔ)句。門實(shí)例由線網(wǎng)型變量S1、T1、T2和T3互連。由于未指定順序，門實(shí)例語(yǔ)句可以以任何順序出現(xiàn)。

門級(jí)描述本質(zhì)上也是一種結(jié)構(gòu)網(wǎng)表。在實(shí)際中的使用方式為：先使用門邏輯構(gòu)成常用的觸發(fā)器、選擇器、加法器等模塊，再利用已經(jīng)設(shè)計(jì)的模塊構(gòu)成更高一層的模塊，依次重復(fù)幾次，便可以構(gòu)成一些結(jié)構(gòu)復(fù)雜的電路。其缺點(diǎn)是：不易管理，難度較大且需要一定的資源積累。

2.4.2數(shù)據(jù)流描述形式

數(shù)據(jù)流型描述一般都采用assign連續(xù)賦值語(yǔ)句來實(shí)現(xiàn)，主要用于實(shí)現(xiàn)組合功能。連續(xù)賦值語(yǔ)句右邊所有的變量受持續(xù)監(jiān)控，只要這些變量有一個(gè)發(fā)生變化，整個(gè)表達(dá)式被重新賦值給左端。這種方法只能用于實(shí)現(xiàn)組合邏輯電路。其格式如下：

assignL_s=R_s;

例2-6一個(gè)利用數(shù)據(jù)流描述的移位器

modulemlshift2(a,b);

inputa;

outputb;

assignb=a<<2;

endmodule

在上述模塊中，只要a的值發(fā)生變化，b就會(huì)被重新賦值，所賦值為a左移兩位后的值。

2.4.3行為描述形式

行為型描述主要包括過程結(jié)構(gòu)、語(yǔ)句塊、時(shí)序控制、流控制等4個(gè)方面，主要用于時(shí)序邏輯功能的實(shí)現(xiàn)。

1．過程結(jié)構(gòu)

過程結(jié)構(gòu)采用下面4種過程模塊來實(shí)現(xiàn)，具有強(qiáng)的通用型和有效性。initial模塊always模塊任務(wù)（task）模塊

函數(shù)（function）模塊一個(gè)程序可以有多個(gè)initial模塊、always模塊、task模塊和function模塊。initial模塊和always模塊都是同時(shí)并行執(zhí)行的，區(qū)別在于initial模塊只執(zhí)行一次，而always模塊則是不斷重復(fù)地運(yùn)行。另外，task模塊和function模塊能被多次調(diào)用，其具體使用方法可參見3.5.3節(jié)的專題。

（1）initial模塊

在進(jìn)行仿真時(shí)，一個(gè)initial模塊從模擬0時(shí)刻開始執(zhí)行，且在仿真過程中只執(zhí)行一次，在執(zhí)行完一次后，該initial就被掛起，不再執(zhí)行。如果仿真中有兩個(gè)initial模塊，則同時(shí)從0時(shí)刻開始并行執(zhí)行。

initial模塊是面向仿真的，是不可綜合的，通常被用來描述測(cè)試模塊的初始化、監(jiān)視、波形生成等功能。其格式為：

initialbegin/fork

塊內(nèi)變量說明

時(shí)序控制1行為語(yǔ)句1；

……

時(shí)序控制n行為語(yǔ)句n；

end/join

其中，begin……end塊定義語(yǔ)句中的語(yǔ)句是串行執(zhí)行的，而fork……join塊語(yǔ)句中的語(yǔ)句定義是并行執(zhí)行的。當(dāng)塊內(nèi)只有一條語(yǔ)句且不需要定義局部變量時(shí)，可以省略begin……end/fork……join。

例2-7下面給出一個(gè)initial模塊的實(shí)例。

initialbegin

//初始化輸入向量

clk=0;

ar=0;

ai=0;

br=0;

bi=0;

//等待100ns，全局reset信號(hào)有效

#100;

ar=20;

ai=10;

br=10;

bi=10;

end

（2）always模塊

和initial模塊不同，always模塊是一直重復(fù)執(zhí)行的，并且可被綜合。always過程塊由always過程語(yǔ)句和語(yǔ)句塊組成的，其格式為：

always@(敏感事件列表)begin/fork

塊內(nèi)變量說明

時(shí)序控制1行為語(yǔ)句1；

……

時(shí)序控制n行為語(yǔ)句n；

end/join

其中，begin……end/fork……join的使用方法和initial模塊中的一樣。敏感事件列表是可選項(xiàng)，但在實(shí)際工程中卻很常用，而且是比較容易出錯(cuò)的地方。敏感事件表的目的就是觸發(fā)always模塊的運(yùn)行，而initial后面是不允許有敏感事件表的。

敏感事件表由一個(gè)或多個(gè)事件表達(dá)式構(gòu)成，事件表達(dá)式就是模塊啟動(dòng)的條件。當(dāng)存在多個(gè)事件表達(dá)式時(shí)，要使用關(guān)鍵詞or將多個(gè)觸發(fā)條件結(jié)合起來。VerilogHDL的語(yǔ)法規(guī)定：對(duì)于這些表達(dá)式所代表的多個(gè)觸發(fā)條件，只要有一個(gè)成立，就可以啟動(dòng)塊內(nèi)語(yǔ)句的執(zhí)行。例如，在語(yǔ)句

always@(aorborc)begin

……

end

中，always過程塊的多個(gè)事件表達(dá)式所代表的觸發(fā)條件是：只要a、b、c信號(hào)的電平有任意一個(gè)發(fā)生變化，begin……end語(yǔ)句就會(huì)被觸發(fā)。

always模塊主要是對(duì)硬件功能的的行為進(jìn)行描述，可以實(shí)現(xiàn)鎖存器和觸發(fā)器，也可以用來實(shí)現(xiàn)組合邏輯。利用always實(shí)現(xiàn)組合邏輯時(shí)，要將所有的信號(hào)放進(jìn)敏感列表，而實(shí)現(xiàn)時(shí)序邏輯時(shí)卻不一定要將所有的結(jié)果放進(jìn)敏感信號(hào)列表。敏感信號(hào)列表未包含所有輸入的情況稱為不完整事件說明，有時(shí)可能會(huì)引起綜合器的誤解，產(chǎn)生許多意想不到的結(jié)果。

例2-8下例給出敏感事件未包含所有輸入信號(hào)的情況

moduleand3(f,a,b,c);

inputa,b,c;

outputf;

regf;

always@(aorb)begin

f=a&b&c;

end

endmodule

其中，由于c不在敏感變量列表中，所以當(dāng)c值變化時(shí)，不會(huì)重新計(jì)算f值。所以上面的程序并不能實(shí)現(xiàn)3輸入的與門功能行為。正確的3輸入與門應(yīng)當(dāng)采用下面的表述形式。

moduleand3(f,a,b,c);

inputa,b,c;

outputf;

regf;

always@(aorborc)begin

f=a&b&c;

end

endmodule

2．語(yǔ)句塊

語(yǔ)句塊就是在initial或always模塊中位于begin……end/fork……join塊定義語(yǔ)句之間的一組行為語(yǔ)句。語(yǔ)句塊可以有個(gè)名字，寫在塊定義語(yǔ)句的第一個(gè)關(guān)鍵字之后，即begin或fork之后，可以唯一地標(biāo)識(shí)出某一語(yǔ)句塊。如果有了塊名字，則該語(yǔ)句塊被稱為一個(gè)有名塊。在有名塊內(nèi)部可以定義內(nèi)部寄存器變量，且可以使用“disable”中斷語(yǔ)句中斷。塊名提供了唯一標(biāo)識(shí)寄存器的一種方法。

例2-9語(yǔ)句塊使用例子

always@(aorb)

begin:adder1

c=a+b;

end

定義了一個(gè)名為adder1的語(yǔ)句塊，實(shí)現(xiàn)輸入數(shù)據(jù)的相加。

按照界定不同分為兩種：

（1）begin……end，用來組合需要順序執(zhí)行的語(yǔ)句，被稱為串行塊。例如：

parameterd=50；

reg[7:0]r；

begin//由一系列延遲產(chǎn)生的波形

#dr='h35；//語(yǔ)句1

#dr='hE2；//語(yǔ)句2

#dr='h00；//語(yǔ)句3

#dr='hF7；//語(yǔ)句4

#d–>end_wave；//語(yǔ)句5，觸發(fā)事件end_wave

end

串行塊的執(zhí)行特點(diǎn)如下：串行塊內(nèi)的各條語(yǔ)句是按它們?cè)趬K內(nèi)的語(yǔ)句逐次逐條順序執(zhí)行的，當(dāng)前一條執(zhí)行完之后，才能執(zhí)行下一條。如上例中語(yǔ)句1至語(yǔ)句5是順序執(zhí)行的。塊內(nèi)每一條語(yǔ)句中的延時(shí)控制都是相對(duì)于前一條語(yǔ)句結(jié)束時(shí)刻的延時(shí)控制。如上例中語(yǔ)句2的時(shí)延為2d。在進(jìn)行仿真時(shí)，整個(gè)語(yǔ)句塊總的執(zhí)行時(shí)間等于所有語(yǔ)句執(zhí)行時(shí)間之和。如上例中語(yǔ)句塊中總的執(zhí)行時(shí)間為5d。（2）fork……join，用來組合需要并行執(zhí)行的語(yǔ)句，被稱為并行塊。例如：

parameterd=50；

reg[7:0]r；

fork//由一系列延遲產(chǎn)生的波形

#dr='h35；//語(yǔ)句1

#2dr='hE2；//語(yǔ)句2

#3dr='h00；//語(yǔ)句3

#4dr='hF7；//語(yǔ)句4

#5d–>end_wave；//語(yǔ)句5，觸發(fā)事件end_wave

join

并行塊的執(zhí)行特點(diǎn)為：并行語(yǔ)句塊內(nèi)各條語(yǔ)句是各自獨(dú)立地同時(shí)開始執(zhí)行的，各條語(yǔ)句的起始執(zhí)行時(shí)間都等于程序流程進(jìn)入該語(yǔ)句塊的時(shí)間。如上例中語(yǔ)句2并不需要等語(yǔ)句1執(zhí)行完才開始執(zhí)行，它與語(yǔ)句1是同時(shí)開始的。塊內(nèi)每一條語(yǔ)句中的延時(shí)控制都是相對(duì)于程序流程進(jìn)入該語(yǔ)句塊的時(shí)間而言的。如上例中語(yǔ)句2的延時(shí)為2d。在進(jìn)行仿真時(shí)，整個(gè)語(yǔ)句塊總的執(zhí)行時(shí)間等于執(zhí)行時(shí)間最長(zhǎng)的那條語(yǔ)句所需要的執(zhí)行時(shí)間，如上例中整個(gè)語(yǔ)句塊的執(zhí)行時(shí)間為5d。（3）混合使用

在分別對(duì)串行塊和并行塊進(jìn)行了介紹之后，還需要討論一下二者的混合使用?；旌鲜褂每梢苑譃橄旅鎯煞N情況。串行塊和并行塊分別屬于不同的過程塊時(shí)，串行塊和并行塊是并行執(zhí)行的。例如一個(gè)串行塊和并行塊分別存在于兩個(gè)initial過程塊中，由于這兩個(gè)過程塊是并行執(zhí)行的，所以其中所包含的串行語(yǔ)句和并行語(yǔ)句也是同時(shí)并行執(zhí)行的。在串行塊內(nèi)部，其語(yǔ)句是串行執(zhí)行的；在并行塊內(nèi)部，其語(yǔ)句是并行執(zhí)行的。當(dāng)串行塊和并行塊嵌套在同一過程塊中時(shí)，內(nèi)層語(yǔ)句可以看作是外層語(yǔ)句塊中的一條普通語(yǔ)句，內(nèi)層語(yǔ)句塊什么時(shí)候得到執(zhí)行是由外層語(yǔ)句塊的規(guī)則決定的；而在內(nèi)層語(yǔ)句塊開始執(zhí)行時(shí)，其內(nèi)部語(yǔ)句怎么執(zhí)行就要遵守內(nèi)層語(yǔ)句塊的規(guī)則。3．時(shí)序控制

VerilogHDL提供了兩種類型的顯示時(shí)序控制，一種是延遲控制，在這種類型的時(shí)序控制中通過表達(dá)式定義開始遇到這一語(yǔ)句和真正執(zhí)行這一語(yǔ)句之間的延遲時(shí)間。另外一種是事件控制，這種時(shí)序控制是通過表達(dá)式來完成的，只有當(dāng)某一事件發(fā)生時(shí)才允許語(yǔ)句繼續(xù)向下執(zhí)行。

（1）延時(shí)控制

延時(shí)控制的語(yǔ)法如下：

#延時(shí)數(shù)表達(dá)式；

延時(shí)控制表示在語(yǔ)句執(zhí)行前的“等待時(shí)延”，下面給出一個(gè)例子：

initial

begin

#5clk=~clk;

end

延時(shí)控制只能在仿真中使用，是不可綜合的。在綜合時(shí)，所有的延時(shí)控制都會(huì)被忽略。

（2）事件控制

事件控制分為兩種：邊沿觸發(fā)事件控制和電平觸發(fā)事件控制。邊沿觸發(fā)事件是指指定信號(hào)的邊沿信號(hào)跳變時(shí)發(fā)生指定的行為，分為信號(hào)的上升沿和下降沿控制。上升沿用posedge關(guān)鍵字來描述，下降沿用negedge關(guān)鍵字描述。邊沿觸發(fā)事件控制的語(yǔ)法格式為：

第一種：@(<邊沿觸發(fā)事件>)行為語(yǔ)句；

第二種：@(<邊沿觸發(fā)事件1>or<邊沿觸發(fā)事件2>or……or<邊沿觸發(fā)事件n>)行為語(yǔ)句；

例2-10邊沿觸發(fā)事件計(jì)數(shù)器

reg[4:0]cnt;

always@(posedgeclk)begin

if(reset)

cnt<=0;

else

cnt<=cnt+1;

end

上面這個(gè)例子表明：只要clk信號(hào)有上升沿，那么cnt信號(hào)就會(huì)加1，完成計(jì)數(shù)的功能。這種邊沿計(jì)數(shù)器在同步分頻電路中有著廣泛的應(yīng)用。電平敏感事件是指指定信號(hào)的電平發(fā)生變化時(shí)發(fā)生指定的行為。下面是電平觸發(fā)事件控制的語(yǔ)法和實(shí)例：

第一種：@(<電平觸發(fā)事件>)行為語(yǔ)句；

第二種：@(<電平觸發(fā)事件1>or<電平觸發(fā)事件2>or……or<電平觸發(fā)事件n>)行為語(yǔ)句；

例2-11電平沿觸發(fā)計(jì)數(shù)器

reg[4:0]cnt;

always@(aorborc)begin

if(reset)

cnt<=0;

else

cnt<=cnt+1;

end

其中，只要a，b，c信號(hào)的電平有變化，信號(hào)cnt的值就會(huì)加1，這可以用于記錄a，b，c變化的次數(shù)。4．流控制

流控制語(yǔ)句包括3類，即跳轉(zhuǎn)、分支和循環(huán)語(yǔ)句。

（1）if語(yǔ)句

if語(yǔ)句的語(yǔ)法如下：

if(條件1)

語(yǔ)句塊1

elseif(條件2)

語(yǔ)句塊2

……

else

語(yǔ)句塊n

如果條件1的表達(dá)式為真（或非0值），那么語(yǔ)句塊1被執(zhí)行，否則語(yǔ)句塊不被執(zhí)行，然后依次判斷條件2至條件n是否滿足，如果滿足就執(zhí)行相應(yīng)的語(yǔ)句塊，最后跳出if語(yǔ)句，整個(gè)模塊結(jié)束。如果所有的條件都不滿足，則執(zhí)行最后一個(gè)else分支。在應(yīng)用中，elseif分支的語(yǔ)句數(shù)目由實(shí)際情況決定；else分支也可以缺省，但會(huì)產(chǎn)生一些不可預(yù)料的結(jié)果，生成本不期望的鎖存器。

例2-12下面給出一個(gè)if語(yǔ)句的例子，并說明省略else分支所產(chǎn)生的一些結(jié)果。

always@(a1orb1)

begin

if(a1)q<=d;

end

if語(yǔ)句只能保證當(dāng)a1=1時(shí)，q才取d的值，但程序沒有給出a1=0時(shí)的結(jié)果。因此在缺少else語(yǔ)句的情況下，即使a1=0時(shí)，q的值會(huì)保持a1=1的原值，這就綜合成了一個(gè)鎖存器。

如果希望a1=0時(shí)，q的值為0或者其他值，那么else分支是必不可少的。下面給出a1=0，q=0的設(shè)計(jì)：

always@(a1orb1)

begin

if(a1)q<=d;

elseq<=0;

end

（2）case語(yǔ)句

case語(yǔ)句是一個(gè)多路條件分支形式，其用法和C語(yǔ)言的csae語(yǔ)句是一樣的。

下面給出一個(gè)case語(yǔ)句的例子：

reg[2:0]cnt;

case(cnt)

3'b000:q=q+1;

3'b001:q=q+2;

3'b010:q=q+3;

3'b011:q=q+4;

3'b100:q=q+5;

3'b101:q=q+6;

3'b110:q=q+7;

3'b111:q=q+8;

default:q<=q+1;

endcase

需要指出的是，case語(yǔ)句的default分支雖然可以缺省，但是一般不要缺省，否則會(huì)和if語(yǔ)句中缺少else分支一樣，生成鎖存器。

例2-13給出case語(yǔ)句的Verilog實(shí)例

always@(a1[1:0]orb1)

begin

case(a1)

2'b00:q<=b'1;

2'b01:q<=b'1+1;

end

這樣就會(huì)生成鎖存器。一般為了使case語(yǔ)句可控，都需要加上default選項(xiàng)。

always@(a1[1:0]orb1)

begin

case(a1)

2'b00:q<=b1;

2'b01:q<=b1+1;

default:q<=b1+2;

end

在實(shí)際開發(fā)中，要避免生成鎖存器的錯(cuò)誤。如果用if語(yǔ)句，最好寫上else選項(xiàng)；如果用case語(yǔ)句，最好寫上default項(xiàng)。遵循上面兩條原則，就可以避免發(fā)生這種錯(cuò)誤，使設(shè)計(jì)者更加明確設(shè)計(jì)目標(biāo)，同時(shí)也增加了Verilog程序的可讀性。

此外，還需要解釋在硬件語(yǔ)言中使用if語(yǔ)句和case語(yǔ)句的區(qū)別。在實(shí)際中如果有分支情況，盡量選擇case語(yǔ)句。這是因?yàn)閏ase語(yǔ)句的分支是并行執(zhí)行的，各個(gè)分支沒有優(yōu)先級(jí)的區(qū)別。而if語(yǔ)句的選擇分支是串行執(zhí)行的，是按照書寫的順序逐次判斷的。如果設(shè)計(jì)沒有這種優(yōu)先級(jí)的考慮，if語(yǔ)句和case語(yǔ)句相比，需要占用額外的硬件資源。

（3）循環(huán)語(yǔ)句

VerilogHDL中提供了4種循環(huán)語(yǔ)句：for循環(huán)、while循環(huán)、forever循環(huán)和repeat循環(huán)。其語(yǔ)法和用途與C語(yǔ)言很類似。for循環(huán)照指定的次數(shù)重復(fù)執(zhí)行過程賦值語(yǔ)句。for循環(huán)的語(yǔ)法為：

for(表達(dá)式1;表達(dá)式2;表達(dá)式3)語(yǔ)句

for循環(huán)語(yǔ)句最簡(jiǎn)單的應(yīng)用形式是很容易理解的，其形式為：

for(循環(huán)變量賦初值;循環(huán)結(jié)束條件;循環(huán)變量增值)

例：for語(yǔ)句的應(yīng)用實(shí)例

for(bindex=1;bindex<=size;bindex=bindex+1)

result=resul+(a<<(bindex-1));while循環(huán)執(zhí)行過程賦值語(yǔ)句直到指定的條件為假。如果表達(dá)式條件在開始不為真（包括假、x以及z），那么過程語(yǔ)句將永遠(yuǎn)不會(huì)被執(zhí)行。while循環(huán)的語(yǔ)法為：

while(表達(dá)式)begin

……

end

例：while語(yǔ)句的應(yīng)用實(shí)例

while(temp)begin

count=count+1;

endforever循環(huán)語(yǔ)句連續(xù)執(zhí)行過程語(yǔ)句。為跳出這樣的循環(huán)，中止語(yǔ)句可以與過程語(yǔ)句共同使用。同時(shí)，在過程語(yǔ)句中必須使用某種形式的時(shí)序控制，否則forever循環(huán)將永遠(yuǎn)循環(huán)下去。forever語(yǔ)句必須寫在initial模塊中，用于產(chǎn)生周期性波形。forever循環(huán)的語(yǔ)法為

foreverbegin

……

end

例：forever語(yǔ)句的應(yīng)用實(shí)例

initial

foreverbegin

if(d)a=b+c;

elsea=0;

endrepeat循環(huán)語(yǔ)句執(zhí)行指定循環(huán)數(shù)，如果循環(huán)計(jì)數(shù)表達(dá)式的值不確定，即為x或z時(shí)，那么循環(huán)次數(shù)按0處理。repeat循環(huán)語(yǔ)句的語(yǔ)法為

repeat(表達(dá)式)begin

……

end

例：repeat語(yǔ)句的應(yīng)用實(shí)例

repeat(size)begin

c=b<<1;

end2.4.4混合設(shè)計(jì)模式

在模型中，結(jié)構(gòu)描述、數(shù)據(jù)流描述和行為描述可以自由混合。也就是說，模塊描述中可以包括實(shí)例化的門、模塊實(shí)例化語(yǔ)句、連續(xù)賦值語(yǔ)句以及行為描述語(yǔ)句的混合，它們之間可以相互包含。使用always語(yǔ)句和initial語(yǔ)句（切記只有寄存器類型數(shù)據(jù)才可以在模塊中賦值）來驅(qū)動(dòng)門和開關(guān)，而來自于門或連續(xù)賦值語(yǔ)句（只能驅(qū)動(dòng)線網(wǎng)型）的輸出能夠反過來用于觸發(fā)always語(yǔ)句和initial語(yǔ)句。

下面給出一個(gè)混合設(shè)計(jì)方式的實(shí)例。

例2-14用結(jié)構(gòu)和行為實(shí)體描述了一個(gè)4位全加器。

moduleadder4(in1,in2,sum,flag);

input[3:0]in1;

input[3:0]in2;

output[4:0]sum;

outputflag;

wirec0,c1,c2;

fulladdu1(in1[0],in2[0],0,sum[0],c0);

fulladdu2(in1[1],in2[1],c0,sum[1],c1);

fulladdu3(in1[2],in2[2],c1,sum[2],c2);

fulladdu4(in1[3],in2[3],c2,sum[3],sum[4]);

assignflag=sum?0:1;

endmodule

在這個(gè)例子中，用結(jié)構(gòu)化模塊計(jì)數(shù)sum輸出，用行為級(jí)模塊輸出標(biāo)志位。

論大學(xué)生寫作能力寫作能力是對(duì)自己所積累的信息進(jìn)行選擇、提取、加工、改造并將之形成為書面文字的能力。積累是寫作的基礎(chǔ)，積累越厚實(shí)，寫作就越有基礎(chǔ)，文章就能根深葉茂開奇葩。沒有積累，胸?zé)o點(diǎn)墨，怎么也不會(huì)寫出作文來的。寫作能力是每個(gè)大學(xué)生必須具備的能力。從目前高校整體情況上看，大學(xué)生的寫作能力較為欠缺。一、大學(xué)生應(yīng)用文寫作能力的定義那么，大學(xué)生的寫作能力究竟是指什么呢？葉圣陶先生曾經(jīng)說過，“大學(xué)畢業(yè)生不一定能寫小說詩(shī)歌，但是一定要寫工作和生活中實(shí)用的文章，而且非寫得既通順又扎實(shí)不可?！睂?duì)于大學(xué)生的寫作能力應(yīng)包含什么，可能有多種理解，但從葉圣陶先生的談話中，我認(rèn)為：大學(xué)生寫作能力應(yīng)包括應(yīng)用寫作能力和文學(xué)寫作能力，而前者是必須的，后者是“不一定”要具備，能具備則更好。眾所周知，對(duì)于大學(xué)生來說，是要寫畢業(yè)論文的，我認(rèn)為寫作論文的能力可以包含在應(yīng)用寫作能力之中。大學(xué)生寫作能力的體現(xiàn)，也往往是在撰寫畢業(yè)論文中集中體現(xiàn)出來的。本科畢業(yè)論文無論是對(duì)于學(xué)生個(gè)人還是對(duì)于院系和學(xué)校來說，都是十分重要的。如何提高本科畢業(yè)論文的質(zhì)量和水平，就成為教育行政部門和高校都很重視的一個(gè)重要課題。如何提高大學(xué)生的寫作能力的問題必須得到社會(huì)的廣泛關(guān)注，并且提出對(duì)策去實(shí)施解決。二、造成大學(xué)生應(yīng)用文寫作困境的原因：（一）大學(xué)寫作課開設(shè)結(jié)構(gòu)不合理。就目前中國(guó)多數(shù)高校的學(xué)科設(shè)置來看，除了中文專業(yè)會(huì)系統(tǒng)開設(shè)寫作的系列課程外，其他專業(yè)的學(xué)生都只開設(shè)了普及性的《大學(xué)語(yǔ)文》課。學(xué)生寫作能力的提高是一項(xiàng)艱巨復(fù)雜的任務(wù)，而我們的課程設(shè)置僅把這一任務(wù)交給了大學(xué)語(yǔ)文教師，可大學(xué)語(yǔ)文教師既要在有限課時(shí)時(shí)間內(nèi)普及相關(guān)經(jīng)典名著知識(shí)，又要適度提高學(xué)生的鑒賞能力，且要教會(huì)學(xué)生寫作規(guī)律并提高寫作能力，任務(wù)之重實(shí)難完成。（二）對(duì)實(shí)用寫作的普遍性不重視。“大學(xué)語(yǔ)文”教育已經(jīng)被嚴(yán)重地“邊緣化”。目前對(duì)中國(guó)語(yǔ)文的態(tài)度淡漠，而是呈現(xiàn)出全民學(xué)英語(yǔ)的大好勢(shì)頭。中小學(xué)如此，大學(xué)更是如此。對(duì)我們的母語(yǔ)中國(guó)語(yǔ)文，在大學(xué)反而被漠視，沒有相關(guān)的課程的設(shè)置，沒有系統(tǒng)的學(xué)習(xí)實(shí)踐訓(xùn)練。這其實(shí)是國(guó)人的一種偏見。應(yīng)用寫作有它自身的規(guī)律和方法。一個(gè)人學(xué)問很大，會(huì)寫小說、詩(shī)歌、戲劇等，但如果不曉得應(yīng)用文寫作的特點(diǎn)和方法，他就寫不好應(yīng)用文。（三）部分大學(xué)生學(xué)習(xí)態(tài)度不端正。很多非中文專業(yè)的大學(xué)生對(duì)寫作的學(xué)習(xí)和訓(xùn)練都只是集中在《大學(xué)語(yǔ)文》這一門課上，大部分學(xué)生只愿意被動(dòng)地接受大學(xué)語(yǔ)文老師所講授的文學(xué)經(jīng)典故事，而對(duì)于需要學(xué)生動(dòng)手動(dòng)腦去寫的作文，卻是盡可能應(yīng)付差事，這樣勢(shì)必不能讓大學(xué)生的寫作水平有所提高。（四）教師的實(shí)踐性教學(xué)不強(qiáng)。學(xué)生寫作能力的提高是一項(xiàng)艱巨復(fù)雜的任務(wù)，但在教學(xué)中有不少教師過多注重理論知識(shí)，實(shí)踐性教學(xué)環(huán)節(jié)卻往往被忽視。理論講了一大堆，但是實(shí)踐卻幾乎沒有，訓(xùn)練也少得可憐。閱讀與寫作都需要很強(qiáng)的實(shí)踐操作，學(xué)習(xí)理論固然必不可少，