精品文檔-下載后可編輯CPLD在高時(shí)間間隔測(cè)量系統(tǒng)中的應(yīng)用-技術(shù)方案

時(shí)間間隔測(cè)量技術(shù)在眾多領(lǐng)域已經(jīng)獲得了應(yīng)用，如何提高其測(cè)量精度是一個(gè)迫切需要解決的問(wèn)題。在分析電子計(jì)數(shù)法測(cè)量原理與誤差的基礎(chǔ)上，重點(diǎn)介紹了國(guó)內(nèi)外高精度時(shí)間間隔測(cè)量方法，這些方法都是對(duì)電子計(jì)數(shù)法的原理誤差進(jìn)行測(cè)量，并且取得了非常好的效果。文章的給出了高精度時(shí)間間隔測(cè)量方法的發(fā)展方向及應(yīng)用前景。時(shí)間有兩種含義，一種是指時(shí)間坐標(biāo)系中的某一刻；另一種是指時(shí)間間隔，即在時(shí)間坐標(biāo)系中兩個(gè)時(shí)刻之間的持續(xù)時(shí)間，因此，時(shí)間間隔測(cè)量屬于時(shí)間測(cè)量的范疇。時(shí)間間隔測(cè)量技術(shù)在通信、雷達(dá)、衛(wèi)星及導(dǎo)航定位等領(lǐng)域都有著非常重要的作用，因此，如何高精度測(cè)量出時(shí)間間隔是測(cè)量領(lǐng)域一直關(guān)注的問(wèn)題。本文介紹了一種比較折中的方法，即在低動(dòng)態(tài)范圍與大動(dòng)態(tài)范圍均可得到較佳結(jié)果的非門(mén)延遲法，此方法為時(shí)間數(shù)字化（TDC）的一種。

1非門(mén)延遲的工作原理

1.1延遲線工作原理

抽頭延遲線法與差分延遲線法是隨著近年來(lái)大規(guī)模集成電路的應(yīng)用而發(fā)展起來(lái)的。抽頭延遲線法，也叫時(shí)延法。從概念上說(shuō)，它比較簡(jiǎn)單。在早期，用同軸線來(lái)實(shí)現(xiàn)延遲線，但是為了實(shí)現(xiàn)高精度測(cè)量，需要數(shù)目眾多的抽頭，因而電路龐大，使得這個(gè)技術(shù)在當(dāng)時(shí)無(wú)法推廣。隨著半導(dǎo)體技術(shù)的發(fā)展，特別是大規(guī)模集成電路的發(fā)展，這種方法被移植到集成電路上，得到迅速推廣。抽頭延遲線是由一組延遲單元組成的，理論上這組延遲單元傳播時(shí)延相等，都為？子。而時(shí)間間隔的測(cè)量就是通過(guò)關(guān)門(mén)信號(hào)Stop對(duì)開(kāi)門(mén)信號(hào)Start在延遲線中的傳播進(jìn)行采樣實(shí)現(xiàn)的。抽頭延遲線法的結(jié)構(gòu)多種多樣，下面以其中一種為例介紹.

圖1是由專用的延遲單元和采樣單元實(shí)現(xiàn)抽頭延線法的電路原理圖。一個(gè)延遲時(shí)間為τ的單元，總是配合一個(gè)觸發(fā)器FF（Flip-Flop）。這里FF是上升沿觸發(fā)而非電平觸發(fā)，時(shí)間間隔T開(kāi)始時(shí)Start的上升沿在延遲線中傳播，結(jié)束時(shí)用Stop的上升沿對(duì)觸發(fā)器進(jìn)行采樣。觸發(fā)器電平為高時(shí)位的位置就決定了測(cè)量結(jié)果，通過(guò)譯碼實(shí)現(xiàn)從時(shí)間到數(shù)字的轉(zhuǎn)換。但要實(shí)現(xiàn)測(cè)量，輸入觸發(fā)器時(shí)鐘端的Stop信號(hào)的時(shí)滯必須很小。

該方法原理簡(jiǎn)單，但所設(shè)計(jì)傳輸門(mén)的長(zhǎng)度隨測(cè)量時(shí)間長(zhǎng)度的增加而增加，長(zhǎng)延遲線的制作和性能不能得到很好的保證，因此這種技術(shù)常常只是作為內(nèi)插的基礎(chǔ)。在此技術(shù)基礎(chǔ)上設(shè)計(jì)改進(jìn)的方法有鎖相環(huán)（PLL）法[5]、延遲鎖定環(huán)（DLL）法、延遲鎖定環(huán)陣列、進(jìn)位鏈延遲法等，在各種設(shè)計(jì)中都得到一定的應(yīng)用。但此類方法設(shè)計(jì)較復(fù)雜，需要仔細(xì)的布局布線以保證所有單元的延遲相同以及每個(gè)單元的輸出互連電容匹配，且應(yīng)充分考慮環(huán)路的穩(wěn)定性。

1.2延遲方法

在各種門(mén)電路結(jié)構(gòu)中，非門(mén)是工藝結(jié)構(gòu)簡(jiǎn)單的一種門(mén)電路[3],在不考慮工藝差別的情況下，電流通過(guò)一個(gè)門(mén)電路所用的時(shí)間應(yīng)為短，本文選擇非門(mén)電路作為傳輸線的延遲。結(jié)構(gòu)如圖2所示。為了減少延遲線長(zhǎng)度，降低設(shè)計(jì)復(fù)雜度，利用數(shù)字電路中奇數(shù)個(gè)非門(mén)通過(guò)自身延遲則可組成一個(gè)閉環(huán)振蕩器的結(jié)論，在該振蕩器的基礎(chǔ)之上設(shè)計(jì)出一個(gè)時(shí)間測(cè)量電路。

啟動(dòng)信號(hào)Start高電平觸發(fā)，啟動(dòng)非門(mén)振蕩器振蕩輸出高頻頻率信號(hào)，該信號(hào)經(jīng)過(guò)多次分頻后進(jìn)入頻率計(jì)數(shù)器。當(dāng)停止信號(hào)Stop進(jìn)入時(shí)，觸發(fā)停止振蕩器并鎖存振蕩器、分頻器、計(jì)數(shù)器結(jié)果信號(hào)。該振蕩器、分頻器、計(jì)數(shù)器結(jié)果信號(hào)進(jìn)行合成計(jì)算后即可得到時(shí)間值。

CMOS（本意是指互補(bǔ)金屬氧化物半導(dǎo)體存儲(chǔ)器，是一種大規(guī)模應(yīng)用于集成電路芯片制造的原料）是微機(jī)主板上的一塊可讀寫(xiě)的RAM芯片，主要用來(lái)保存當(dāng)前系統(tǒng)的硬件配置和操作人員對(duì)某些參數(shù)的設(shè)定。CMOSRAM芯片由系統(tǒng)通過(guò)一塊后備電池供電，因此無(wú)論是在關(guān)機(jī)狀態(tài)中，還是遇到系統(tǒng)掉電情況，CMOS信息都不會(huì)丟失。

由于CMOS門(mén)延時(shí)振蕩器與工藝參數(shù)、供電電壓和溫度高度相關(guān)，因此這樣的振蕩器需要經(jīng)常校準(zhǔn)以減小誤差。該電路中設(shè)計(jì)了校準(zhǔn)電路，校準(zhǔn)電路以的32.768kHz時(shí)鐘作為參照，每次測(cè)量前先測(cè)量的32.768kHz時(shí)鐘。

將32.768kHz的時(shí)鐘引入到Start/Stop引腳，啟動(dòng)測(cè)量基準(zhǔn)時(shí)鐘電路，測(cè)量?jī)蓚€(gè)上升沿之間的時(shí)差，結(jié)果存儲(chǔ)在結(jié)果寄存器中，則單個(gè)門(mén)延遲的平均時(shí)間τ為：

M1:頻率計(jì)數(shù)器值

M2:分頻值

M3:振蕩環(huán)所計(jì)值

X1:分頻次數(shù)

X2:振蕩環(huán)非門(mén)數(shù)

通過(guò)內(nèi)部運(yùn)算即可得到單個(gè)門(mén)延遲的平均時(shí)間。在每次測(cè)量前先測(cè)量基準(zhǔn)時(shí)鐘，再測(cè)量需測(cè)時(shí)間則可得到較佳的精度，該電路在不同的CPLD芯片中得到的延遲時(shí)間不同，在ALTEAR公司的MAXII系列中的EMP570T-

100C5大約為250ps.

2仿真實(shí)驗(yàn)結(jié)果

將的32.768kHz基準(zhǔn)時(shí)鐘通過(guò)該電路，仿真結(jié)果如圖3所示?；鶞?zhǔn)時(shí)鐘上升沿觸發(fā)啟動(dòng)振蕩器，振蕩輸出頻率約為750MHz的時(shí)鐘信號(hào)，經(jīng)過(guò)多次分頻后進(jìn)入頻率計(jì)數(shù)器。頻率計(jì)數(shù)器計(jì)數(shù)結(jié)果為（0x057B），級(jí)聯(lián)分頻器分頻值為（0b1001），振蕩環(huán)所計(jì)值為（0b101）。理論計(jì)算得出每個(gè)門(mén)延遲為226.4806ps.

用頻率為4MHz的待測(cè)時(shí)鐘信號(hào)通過(guò)該電路，仿真結(jié)果如圖4所示。頻率計(jì)數(shù)器計(jì)數(shù)結(jié)果為（0x000B），級(jí)聯(lián)分頻器分頻值為（0b0111），振蕩環(huán)所計(jì)值為（0b101）。兩個(gè)高電平之間的時(shí)間差為T(mén)=（M1×X1×2×X2+M2×2×X2+M3）×τ（ps）；仿真計(jì)算得出兩個(gè)高電平之間的時(shí)間差為249808.1018ps.與理論值的差為-191.8982ps.

仿真實(shí)驗(yàn)顯示，該設(shè)計(jì)的分辨率優(yōu)于250ps,考慮到干擾、溫度影響和器件差別，其測(cè)量分辨率應(yīng)優(yōu)于300ps.在大測(cè)量范圍應(yīng)用中只要增加頻率計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度則可，且不影響頻率分辨率。

3誤差分析

CPLD（ComplexProgrammableLogicDevice）復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)電纜（"在系統(tǒng)"編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。由于CPLD內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。

通過(guò)振蕩環(huán)仿真結(jié)果局部放大圖5可以看出，振蕩環(huán)內(nèi)部非門(mén)的延遲并非為等延遲電路。因?yàn)镃PLD內(nèi)部的邏輯互聯(lián)并非等延遲線，所以非門(mén)串聯(lián)時(shí)的時(shí)間長(zhǎng)度無(wú)法一致，由仿真波形觀察結(jié)果已說(shuō)明內(nèi)部編譯為非等延遲線，但QuartusII平臺(tái)在CPLD綜合仿真過(guò)程中已經(jīng)充分考慮了門(mén)及互連進(jìn)位鏈間的延遲，該燒寫(xiě)文件入CPLD運(yùn)行結(jié)果與仿真結(jié)果幾乎一樣，故為了提高測(cè)量精度，可將仿真結(jié)果中每個(gè)門(mén)的延時(shí)比例帶入運(yùn)算過(guò)程中進(jìn)行運(yùn)算。

改進(jìn)后用4MHz的待測(cè)時(shí)鐘信號(hào)通過(guò)該電路，仿真計(jì)算得出信號(hào)兩個(gè)高電平之間的時(shí)間差為249853.3979ps.與理論值的差為-146.6021ps.可見(jiàn)通過(guò)該方法可在一定程度上提高測(cè)量精度。

4實(shí)驗(yàn)測(cè)試結(jié)果、誤差分析與改進(jìn)方法

將32.768kHz的基準(zhǔn)時(shí)鐘接入該電路，同時(shí)將待測(cè)信號(hào)接入該電路（以4MHz的頻率信號(hào)為例），晶體振蕩器的頻率穩(wěn)定誤差約為±20ppm,改變測(cè)量基準(zhǔn)脈沖的個(gè)數(shù)和外部環(huán)境溫度，通過(guò)實(shí)驗(yàn)測(cè)試結(jié)果得出，將32.768kHz的基準(zhǔn)時(shí)鐘接入該電路，與仿真的數(shù)據(jù)比較發(fā)現(xiàn)，實(shí)驗(yàn)數(shù)據(jù)在仿真數(shù)據(jù)之間略有波動(dòng)；待測(cè)脈沖、基準(zhǔn)脈沖的個(gè)數(shù)越多得出單個(gè)門(mén)延遲越；隨著溫度升高，單個(gè)門(mén)延遲時(shí)間變短；溫度變化時(shí)，基準(zhǔn)時(shí)鐘與待測(cè)信號(hào)變化趨勢(shì)一致，且存在一定的關(guān)系。

圖6為不同溫度下的單非門(mén)延時(shí)。由圖6可以看出，溫度越高非門(mén)延遲時(shí)間越短，理論上溫度越高，電子的活躍程度越大，非門(mén)延時(shí)間變短，實(shí)驗(yàn)結(jié)果與理論一致。不同溫度時(shí)非門(mén)延遲時(shí)間不同，故為了得到穩(wěn)定的測(cè)量結(jié)果，不能使用相同的非門(mén)延遲，因此每次測(cè)量待測(cè)信號(hào)時(shí)先測(cè)量32.768kHz的基準(zhǔn)時(shí)鐘，通過(guò)基準(zhǔn)時(shí)鐘計(jì)算出單個(gè)非門(mén)的延時(shí)時(shí)間，再測(cè)量待測(cè)信號(hào)，這樣則可消除溫度對(duì)測(cè)量精度的影響，得到的測(cè)量結(jié)果。圖7為不同溫度下先測(cè)基準(zhǔn)時(shí)鐘、再測(cè)待測(cè)信號(hào)所測(cè)得的待測(cè)信號(hào)時(shí)間，通過(guò)此方法可以消除溫度對(duì)測(cè)量精度的影響。

圖8為不同測(cè)量脈沖數(shù)下的單非門(mén)延時(shí)，由圖8可以看出，連續(xù)測(cè)量基準(zhǔn)脈沖數(shù)越多，得到的單次非門(mén)延遲越接近于理論值。這是由于在對(duì)基準(zhǔn)時(shí)間進(jìn)行量化的過(guò)程中存在舍掉余數(shù)誤差，通過(guò)測(cè)量多個(gè)時(shí)鐘脈沖的方法減小了舍入誤差，實(shí)驗(yàn)結(jié)果與理論分析一致。

同理，在相同條件下測(cè)量的待測(cè)時(shí)鐘脈沖數(shù)越多，得到的數(shù)據(jù)經(jīng)計(jì)算得出的待測(cè)時(shí)鐘脈沖時(shí)差與理論值越接近。因此，在測(cè)量過(guò)程中可以通過(guò)多次連續(xù)測(cè)量求平均的方法減小誤差。例如，將該設(shè)計(jì)應(yīng)用在超聲波流量計(jì)中，可以連續(xù)測(cè)量8次回波的方法減小測(cè)量誤差，實(shí)際應(yīng)用中該方法效果良好。

該設(shè)計(jì)在測(cè)量過(guò)程中以的32.768kHz作為基準(zhǔn)時(shí)鐘，該基準(zhǔn)時(shí)鐘一般采用晶體振蕩器，晶體振蕩器的穩(wěn)定誤差通常約為±20ppm.因此，可通過(guò)選用頻率穩(wěn)定度更高的晶體振蕩器（如±5ppm）以提高測(cè)量精度。但該振蕩器的價(jià)格比±20ppm的高許多，在設(shè)計(jì)過(guò)程中要綜合考慮性價(jià)比的問(wèn)題。

本文介紹的微時(shí)間測(cè)