精品文檔-下載后可編輯基于FPGA的多制式視頻轉(zhuǎn)換系統(tǒng)設(shè)計-設(shè)計應(yīng)用

1引言

多媒體電視系統(tǒng)作為多媒體技術(shù)的重要分支，尤其是多媒體電視節(jié)目制作的技術(shù)設(shè)備，已經(jīng)發(fā)展到相當(dāng)高的水平。在滿足實時輸入、輸出的條件下，視頻數(shù)據(jù)流壓縮比的降低，使圖像的技術(shù)質(zhì)量得以提高。目前，在軍事、工業(yè)和醫(yī)學(xué)領(lǐng)域還存在著大量的非標(biāo)準(zhǔn)的視頻系統(tǒng)，而高清晰度的圖像質(zhì)量在這些領(lǐng)域又是必不可少的。因此，標(biāo)準(zhǔn)視頻信號轉(zhuǎn)換和處理系統(tǒng)應(yīng)運而生。現(xiàn)存較多的是以單片機為控制的標(biāo)準(zhǔn)視頻制式TV-VGA之間的視頻轉(zhuǎn)換系統(tǒng)。由于單片機處理時有特有的指令周期，且外圍I/O引腳較少、不能靈活配置〔4〕，這類系統(tǒng)轉(zhuǎn)換速度較慢，功能比較單一，圖像質(zhì)量不太高。而現(xiàn)場可編程邏輯器件FPGA正好能彌補單片機的這些缺憾，實現(xiàn)多種制式視頻信號之間的實時、高質(zhì)量的視頻圖像轉(zhuǎn)換。

2系統(tǒng)設(shè)計原理簡介

不同制式視頻信號間的根本區(qū)別在于掃描方式和行場頻率不同。標(biāo)準(zhǔn)VGA采用逐行掃描，在一幀內(nèi)實現(xiàn)對圖像的完全掃描；標(biāo)準(zhǔn)電視信號（以PAL制為例）采用隔行掃描，利用視覺暫留，將奇偶場恢復(fù)成一幀完整圖像。而非標(biāo)準(zhǔn)視頻流則無一定規(guī)律。因此，視頻轉(zhuǎn)換的基本思路是將非標(biāo)準(zhǔn)視頻信號經(jīng)模數(shù)轉(zhuǎn)換成數(shù)字信號，在存儲器中緩存，變頻讀出或經(jīng)過數(shù)字信號處理，再通過數(shù)模轉(zhuǎn)換恢復(fù)成標(biāo)準(zhǔn)視頻流。本系統(tǒng)設(shè)計思路框圖如圖1所示。

從原理可以看出，只要數(shù)據(jù)讀出速度高于寫入速度，就不會使圖像產(chǎn)生突變現(xiàn)象，從而達(dá)到實時處理的目的。設(shè)計中，存儲器采用2片512K×8bit的FIFOAL440,它采用DRAM工藝，時鐘可達(dá)80MHz,是專用的視頻存儲器。邏輯主控單元選用Altera公司出品的FLEX10K50E實現(xiàn)，其門數(shù)達(dá)到5萬個，處理速度可達(dá)220MHz,很適合高速數(shù)據(jù)流處理。同步恢復(fù)采用74ACT715,它可按編程數(shù)據(jù)產(chǎn)生隔行或逐行的電視行場同步信號，非常適合于多制式輸出系統(tǒng)。而視頻恢復(fù)編碼部分采用的是專用數(shù)字圖像處理芯片DSPAL128,其內(nèi)置的高集成化數(shù)字處理器，可以將逐行掃描數(shù)字信號直接恢復(fù)成標(biāo)準(zhǔn)電視信號和S-VIDEO輸出。

3系統(tǒng)設(shè)計實現(xiàn)

整個系統(tǒng)大體框架如圖2所示，圖中虛線部分均由FPGA實現(xiàn)。

3.1單片機接口模塊

FIFO是英文FirstInFirstOut的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，他與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動加1完成，不能像普通存儲器那樣可以由地址線決定讀取或?qū)懭肽硞€指定的地址。

系統(tǒng)中有FIFO,AL128的I2C參數(shù)和74ACT715的初始化參數(shù)及數(shù)模、模數(shù)時鐘分頻參數(shù)共計90個，為避免出現(xiàn)繁瑣的判斷語句，設(shè)計中采用FPGA內(nèi)置ROM結(jié)構(gòu)。其原理圖如圖3所示。

圖3單片機譯碼原理圖

FPGA將單片機送來的機器地址（00H~5AH）譯碼成芯片地址，芯片地址總共10位，高2位用來判斷配置何種芯片，低8位用來判斷配置該芯片中第N個寄存器。再結(jié)合單片機送來的數(shù)據(jù)線和讀寫控制線來決定對該寄存器進(jìn)行讀或?qū)懖僮饕约皩懭氲臄?shù)據(jù)。

74ACT715的配置參數(shù)為12位，配置中用兩個連續(xù)的地址分別記錄其高4位和低8位數(shù)據(jù)。其中，57H~5AH為只讀地址，相應(yīng)數(shù)據(jù)將控制數(shù)模、模數(shù)時鐘的頻率。

3.2I2C配置及時鐘控制模塊

I2C（Inter-IntegratedCircuit）總線是由PHILIPS公司開發(fā)的兩線式串行總線，用于連接微控制器及其外圍設(shè)備。是微電子通信控制領(lǐng)域廣泛采用的一種總線標(biāo)準(zhǔn)。它是同步通信的一種特殊形式，具有接口線少，控制方式簡單，器件封裝形式小，通信速率較高等優(yōu)點。由于連接到I2C總線的器件有不同種類的工藝（CMOS、NMOS、雙極性），邏輯0（低）和邏輯1（高）的電平不是固定的，它由電源VCC的相關(guān)電平?jīng)Q定，每傳輸一個數(shù)據(jù)位就產(chǎn)生一個時鐘脈沖。

本系統(tǒng)FPGA的一個重要功能就是對芯片初始化和I2C參數(shù)配置。I2C總線是一種由飛利浦公司開發(fā)的接口總線，利用一條數(shù)據(jù)線sdata和一條時鐘線sclk在主從器件間進(jìn)行串行通信。飛利浦公司制定了標(biāo)準(zhǔn)I2C協(xié)議，但是，工業(yè)上依然使用很多非標(biāo)準(zhǔn)I2C器件，本系統(tǒng)的FIFO、AL128均為非標(biāo)準(zhǔn)I2C器件，故要對它們分別進(jìn)行配置，利用FPGA的邏輯控制及內(nèi)置MUX可以在不同讀寫時序間靈活切換，達(dá)到對多個芯片的全雙工同步數(shù)據(jù)傳輸。實現(xiàn)原理圖如圖4所示。

圖4總線切換控制原理圖

同時,由系統(tǒng)實現(xiàn)原理分析可知,視頻制式變換的關(guān)鍵在于掃描頻率變化,即,AD采樣時鐘頻率和DA圖像恢復(fù)時鐘頻率。這部分?jǐn)?shù)字頻率在系統(tǒng)中是由外部鎖相環(huán)(PLL)和FPGA中的可變分頻計數(shù)器實現(xiàn)的。其原理圖如圖5所示。

圖5數(shù)字鎖相環(huán)原理圖

與普通鎖相環(huán)不同的是，利用FPGA的可編程性，PLL的參考頻率可以由單片機配置的分頻數(shù)隨意更改，使數(shù)字頻率合成電路有較高的穩(wěn)定性、靈活性和靈敏度。

3.3FIFO控制模塊

考慮到非標(biāo)準(zhǔn)視頻信號一幀圖像數(shù)據(jù)量太大，一塊FIFO放不下，同時，電視信號都采用隔行掃描，數(shù)據(jù)流將按奇偶場交替輸出，故設(shè)計中用兩塊FIFOA、B分別存放圖像的奇偶幀，但在圖像恢復(fù)時為逐行掃描方式，這就涉及到在兩塊FIFO間交替讀出數(shù)據(jù)的問題。設(shè)計中，用兩個場同步信號Vsync間的行同步信號Hsync做判斷，決定兩塊FIFO的讀寫，使數(shù)據(jù)按ABAB……逐行讀出。該部分代碼段如下，仿真時序圖見圖6.

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYctrlIS

PORT（

vsync,hsync:INSTD_LOGIC;

fifoa_en,fifob_en:OUTSTD_LOGIC

）；

ENDctrl;

ARCHITECTUREbehavOFctrlIS

SIGNALfifo_en:STD_LOGIC;

BEGIN

PROCESS（hsync,vsync）

BEGIN

IFvsync=''0''THEN

fifo_en=''1'

ELSIFhsync''eventANDhsync=''0''THEN

fifo_en=not（fifo_en）；

ENDIF;

ENDPROCESS;

fifoa_en=fifo_enWHENvsync=''1''ELSE''1'

fifob_en=not（fifo_en）WHENvsync=''1''ELSE''1'

ENDbehav;

圖6仿真時序圖

在時鐘方面，F(xiàn)IFO寫入時鐘與AD采樣時鐘相等，F(xiàn)IFO讀出時鐘與DA恢復(fù)像素時鐘相等。實時處理運動幀時，為不在兩場之間出現(xiàn)跳動現(xiàn)象，讀出時鐘要高于寫入時鐘。在實際應(yīng)用中，為了產(chǎn)生分頻率1024×768,刷新頻率為60Hz的VGA圖像，讀出時鐘高達(dá)46MHz,這樣的高速數(shù)據(jù)處理就必須滿足一定的時延要求。以50MHz時鐘為例，數(shù)據(jù)與時鐘間的時延不能超過10ns（像素時鐘20ns,半周期為10ns）。經(jīng)過FGPA的Quartus綜合分析，時鐘與數(shù)據(jù)間的延時為3.7ns,滿足系統(tǒng)時延要求。一般地，這一數(shù)據(jù)是系統(tǒng)壞情況下的延時，實際系統(tǒng)延時將小于仿真數(shù)據(jù)。

4結(jié)束語

在數(shù)字電路設(shè)計中，F(xiàn)PGA發(fā)揮了越來越重要的作用，隨著FPGA向高密度、低成本方向發(fā)展，目前的一個趨勢是把系統(tǒng)級功能放到FPGA器件中。本文介紹的視頻轉(zhuǎn)換系統(tǒng)以FPGA作為系統(tǒng)主控元件，不但大大減少了電路版尺寸，而且增強了系統(tǒng)可靠性和靈活性。在實際測試中，將非標(biāo)準(zhǔn)隔行視頻信號（1024行，50Hz場頻）成功地轉(zhuǎn)換成了高清晰度的VGA圖像和標(biāo)準(zhǔn)PAL