數(shù)字電子技術(shù)課程設(shè)計--簡易電子琴設(shè)計專業(yè)班級：電子姓名：學(xué)號：日期：2015.6.5設(shè)計任務(wù)用VerilogHDL語言設(shè)計簡易電子琴。（1）單獨(dú)從左至右按下S1-S7每個按鍵后能夠各自對應(yīng)發(fā)出“哆來咪發(fā)唆啦西”的音樂聲；（2）按下最右邊按鍵（S8），同時再配合按下S1-S7鍵后，發(fā)高八度的對應(yīng)音；（3）按鍵需要進(jìn)行“消抖”處理；（4）外部輸入脈沖信號頻率為1mhz；（5）擴(kuò)展要求：自主設(shè)計（增加低8度功能）。二、實驗?zāi)康?、學(xué)習(xí)verilogHDL語言的基本運(yùn)用，能夠利用其進(jìn)行簡單編程；2、學(xué)習(xí)使用QuartusⅡ7.0的基本操作，能夠利用其進(jìn)行簡單的設(shè)計；3、結(jié)合實踐加深對理論知識的理解。三、設(shè)計原理1）喇叭的振動頻率不同，導(dǎo)致產(chǎn)生不同的聲音；振動頻率越低，聲音越低沉，振動頻率越高，聲音越尖銳。題目中音樂基本音的“哆”對應(yīng)頻率為523Hz、“來”對應(yīng)頻率為587Hz、“咪”對應(yīng)頻率為659Hz、“發(fā)”對應(yīng)頻率為698Hz、“唆”對應(yīng)頻率為784Hz、“啦”對應(yīng)頻率為880Hz、“西”對應(yīng)頻率為998Hz。低8度音：基本音頻率/2，例如低音1的頻率為523/2=261.5Hz。高8度音：基本音頻率×2，例如高音1的頻率為523×2=1046Hz.。不同的頻率產(chǎn)生利用給定的時鐘脈沖來進(jìn)行分頻實現(xiàn)。（2）消抖的原理：按鍵默認(rèn)輸入邏輯‘1’，當(dāng)有按鍵按下時對應(yīng)的輸入為邏輯‘0’（但會存在抖動），當(dāng)FPGA開始檢測到該引腳從‘1’變?yōu)椤?’后開始定時（按鍵抖動時間大約10ms），定時時間結(jié)束后若該引腳仍然為‘0’則表示確實發(fā)生按鍵按下，否則視為抖動而不予以理會；按鍵松開過程的消抖處理和按下時原理一樣。（3）原理框圖 begin q<=0; if(key_in==1) presta<=s0; else presta<=s3; end s6: begin presta<=s0; end s7: begin presta<=s0; end endcase endendmodule按鍵模塊moduleanjian(a,b,c,d,e,f,g,h,i,qout);inputa,b,c,d,e,f,g,h,i;output[10:0]qout;reg[8:0]q;reg[10:0]qout;always@(aorborcordoreorforgorhori)begin q[0]=i; q[1]=h; q[2]=g; q[3]=f; q[4]=e; q[5]=d; q[6]=c; q[7]=b; q[8]=a;endalways@(q)begin case(q) 9'b100000000:qout<=11'b01110111100; 9'b010000000:qout<=11'b01101010011; 9'b001000000:qout<=11'b01011110111; 9'b000100000:qout<=11'b01011001100; 9'b000010000:qout<=11'b01001111110; 9'b000001000:qout<=11'b01000111000; 9'b000000100:qout<=11'b00111110101; 9'b100000010:qout<=11'b00111011110; 9'b010000010:qout<=11'b00110101010; 9'b001000010:qout<=11'b00101111011; 9'b000100010:qout<=11'b00101100110; 9'b000010010:qout<=11'b00100111111; 9'b000001010:qout<=11'b00100011100; 9'b000000110:qout<=11'b00011111011; 9'b100000001:qout<=11'b11101111000; 9'b010000001:qout<=11'b11010100110; 9'b001000001:qout<=11'b10111101110; 9'b000100001:qout<=11'b10110011000; 9'b000010001:qout<=11'b10011111100; 9'b000001001:qout<=11'b10001110000; 9'b000000101:qout<=11'b01111101010; 9'b000000011:qout<=11'b00000000000; 9'b000000001:qout<=11'b00000000000; 9'b000000000:qout<=11'b00000000000; 9'b000000010:qout<=11'b00000000000; default:qout<=qout; endcaseendendmodule分頻模塊modulefenpin(clk_1M,yuzhi,pl_out);inputclk_1M;input[10:0]yuzhi;reg[10:0]q;outputpl_out;regpl_out;always@(posedgeclk_1M)begin if(yuzhi>0) begin if(q<yuzhi) begin q<=q+1; pl_out<=0; end else begin q<=11'b00000000000; pl_out<=1; end end else begin q<=11'b00000000000; pl_out<=1; endendendmodule五、原理圖及仿真波形圖心得體會由于之前對本次設(shè)計所需知識了解較少，所以在實驗過程中遇到了很多的困難，真的很難，但是同樣在解決各種困難的過程中也有所收獲。從書本上獲得的知識跟實踐之間具有很大的差距，這要求我們要加強(qiáng)鍛煉自己的實際操作能力。首先，在課程設(shè)計之前，要先了解我們要完成什么功能，否則做的任何努力都是無用功。其次，，