sf ep1c altera開發(fā)板共享fpga分頻_第1頁
sf ep1c altera開發(fā)板共享fpga分頻_第2頁
sf ep1c altera開發(fā)板共享fpga分頻_第3頁
sf ep1c altera開發(fā)板共享fpga分頻_第4頁
全文預(yù)覽已結(jié)束

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進行舉報或認領(lǐng)

文檔簡介

FEATURESFEATURES基于基于FPGA的多種形式分頻的設(shè)計與實現(xiàn) 分頻器是數(shù)字系統(tǒng)設(shè)計中的基本電VHDL硬QuartusⅡ3.0開發(fā)平臺，使用Altera公司的FPGA頻器。采用FPGA實現(xiàn)半整數(shù)分頻器，可以模N的計數(shù)器，再設(shè)計一實現(xiàn)分頻系數(shù)為N-對異或門加一個使能控

和計數(shù)器計數(shù)狀態(tài)值的控

圖1所示。二、VHDL現(xiàn)通過設(shè)計一個可以實現(xiàn)8.5分頻，等172、4、8、16、32及占空比為1∶8和4∶5的9分頻等多種形式FPGA實現(xiàn)。由帶使能端的異或門、模N計數(shù)器和一2個2D觸發(fā)器來完的Q反輸出端反饋回輸入端D，將計數(shù)器入端。各功能模塊的VHDL語言實現(xiàn)如

模N以調(diào)用lp庫中的計數(shù)器模塊，也可以VHDL語言自己設(shè)計一個模N器。本設(shè)計采用VHDL語言設(shè)計一個最大模值為16

語言描述略。 2004.FEATURESFEATURESxor_en置低電平即可在qxiao輸出占空比為1∶8的9分頻信號；在qzheng2輸出占空比為3

時將計數(shù)器模塊的計數(shù)改變計數(shù)器的計數(shù)狀態(tài)式的分頻。本設(shè)計在AlteraEP1K50QC208-3構(gòu)成的4xor_enc輸出ab的異或值。當(dāng)xor_enc輸出信號b。VHDL語言略。a反。其VHDL語言略。然后通過元件例化的方法，調(diào)用各元件，實現(xiàn)整個分頻器。其VHDL

時端口qa、qb、qc匹配為open狀態(tài)，同時占用8個邏輯單元（logicqzheng端得到等占空比的17分頻。設(shè)clk為170MHz，則qxiao輸出為20MHz，qzheng出為10MHz 我們在設(shè)計模擬雷達脈沖信號和用FPGA開發(fā)擴頻芯片旨在

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論