數(shù)字電路復習題（選擇、填空、判斷）第一章數(shù)制與碼制選擇題1.與十進制數(shù)（53）10等值的數(shù)為（A）A.(100111)2B.(110101)2C.(25)16D.(33)162.十進制數(shù)25用8421BCD碼表達為（B）A.10101B.00100101C.11001D.101010003.在下列一組數(shù)中，最大數(shù)是（C）A.(258)10B.()2C.(103)16D.()8421BCD4.十----二進制轉(zhuǎn)換：（25.7）10＝（C）2A.11011.1011B.11001.1001C.11001.1011D.11011.10015.將十進制數(shù)35表達為8421BCD碼是（C）A.100011B.100011C.110101D.11010006.將二進制數(shù)11001.01轉(zhuǎn)換為十進制數(shù)是（B）A.20.25B.25.25C.25.2D.25.17.十——二進制轉(zhuǎn)換：（117）10＝（A）2A.1110101B.1110110C.1100101D.110101判斷題1.數(shù)字信號是離散信號，模擬信號是持續(xù)信號。（√）2.格雷碼具有任何相鄰碼只有一位碼元不一樣的特性。（√）3.8421碼又稱BCD碼，是十進制代碼中最常用的一種。8421碼屬于恒權(quán)碼。（√）4.直接對模擬量進行處理的電子線路稱為數(shù)字電路。（X）填空題1.自然界物理量按其變化規(guī)律的特點可分為兩類，為模擬量和數(shù)字量。2.數(shù)字信號的特點是在時間上和數(shù)量上都是離散變化的。3.(167)10=（10100111）2=（）8421BCD。4.(193)10=（C1）16=（）8421BCD。5.二進制數(shù)01011001對應的十六進制數(shù)（59）16，表達十進制數(shù)是89。6.BCD余3碼對應的十進制數(shù)526，表到達BCD8421碼是。7.（101101）2=（45）10=（01000101）8421BCD。第二章邏輯代數(shù)基礎(chǔ)選擇題1.在何種輸入狀況下，“或非”運算的成果是邏輯1。（C）A.所有輸入是1B.任一輸入是1C.所有輸入是0D.僅一輸入是02.在何種輸入狀況下，“與非”運算的成果是邏輯0。（C）A.所有輸入是0B.任一輸入是0C.所有輸入是1D.僅一輸入是03.邏輯代數(shù)中，基本邏輯運算是（B）A.異或、同或B.與、或、非C.加減乘除D.與非、或非、與或非4.邏輯代數(shù)中，基本邏輯運算是（B）A.與非、或非、與或非B.與、或、非C.互換律、分派律、結(jié)合律5.下面邏輯式中，對的的是（B）A.A⊕B=AB+A′B′B.A+AB=AC.(A+B)′=A′+B′D.A+1=A6.下面邏輯式中，對的的是（B）A.A⊕B=AB+A′B′B.(A+B+C)′=A′B′C′C.(ABC)′=A′B′C′D.A+BC=A7.下面邏輯式中，不對的的是（C）A.(A⊕B)′=AB+A′B′B.A+BC=(A+B)(A+C)C.(ABC)′=A′B′C′D.(A+B+C)′=A′B′C′8.有關(guān)最簡與或式描述對的的是（B）A.和原則與或式是同一種概念B.體現(xiàn)式中乘積項至少,且每個乘積項的變量個數(shù)至少C.和最小項之和體現(xiàn)式是同一種概念D.每個函數(shù)的最簡與或式都是唯一的9.最簡與或式的原則是（C）A.體現(xiàn)式中乘積項最多,且每個乘積項的變量個數(shù)最多B.體現(xiàn)式中乘積項至少,且每個乘積項的變量個數(shù)最多C.體現(xiàn)式中乘積項至少,且每個乘積項的變量個數(shù)至少D.體現(xiàn)式中乘積項最多,且每個乘積項的變量個數(shù)最多10.下列最小項中哪一項不是ABC′D的相鄰項（C）A.ABCDB.A′BC′DC.AB′CD′D.ABC′D′11.邏輯項ABC′D的相鄰項是（A）A.ABCDB.A′BCDC.AB′CD′D.ABCD′12.根據(jù)A(B+C)=AB+AC，可得A+BC=(A+B)(A+C)，其中使用了（D）A.德.摩根定理B.代入定理C.反演定理D.對偶定理13.根據(jù)A+AB=A，可得A+ABCD=A，其中使用了（A）A.代入定理B.反演定理C.對偶定理D.德.摩根定理14.（C）是分析和設(shè)計數(shù)字電路的重要工具，運用它可以把實際問題抽象為邏輯函數(shù)來描述，來處理邏輯電路的設(shè)計和分析問題。A.卡諾圖B.算術(shù)代數(shù)C.邏輯代數(shù)D.組合邏輯15.邏輯函數(shù)中的最小項，（B）。A.任何兩個不一樣的最小項乘積為1。B.所有最小項的“和”等于1。C.所有最小項的乘積為1。D.任何兩個不一樣的最小項的“和”為0。16.卡諾圖是運用基本公式（A）實現(xiàn)多變量函數(shù)化簡A.AB+AB′=AB.(A+B)′=A′·B′C.A+A′=1D.A+B=B+A17.（A）是運用基本公式AB+AB’=A實現(xiàn)多變量函數(shù)化簡A.卡諾圖B.邏輯圖C.狀態(tài)轉(zhuǎn)換圖D.電路圖18.如圖所示，函數(shù)Y=AB+AB′C+A′BC的卡諾圖化簡法表達對的的是………(C)A.(a)對的B.(b)對的C.(c)對的D.(d)對的19.如圖所示，函數(shù)Y=BC+AB′C+ABC′的卡諾圖化簡法表達對的的是……(C)A.(a)對的B.(b)對的C.(c)對的D.(d)對的判斷題1.數(shù)字電路中用“1”和“0”分別表達兩種狀態(tài),兩者無大小之分。（√）2.AB+BC+AC可化簡為AB+BC。（X）3.B+A′C+A(BC)′可化簡為A+B+C。（√）4.A+1=A（X）5.四個“與非”門可構(gòu)成一種“異或”門（X）6.條件A′BC=0且ABC=0可以寫成A′BC+ABC=0（√）7.A′B′C+A′BC=A′C（√）8.由于邏輯體現(xiàn)式A+B+AB=A+B成立，因此AB=0成立。（X）9.異或函數(shù)與同或函數(shù)在邏輯上互為對偶函數(shù)。（√）填空題1.邏輯函數(shù)式Y(jié)=A（B+C）·1的對偶式是A+BC+0.2.運用反演定理，已知Y=A（B+C）,求反函數(shù)Y′=A′+B′C′.3.（A+B+C）′=∑m(0)=∏M(1,2,3,4,5,6,7)。第三章門電路選擇題1.場效應管包括三極，分別是…………（B）。A.發(fā)射極、基極、集電極B.源極、漏極、柵極C.截止區(qū)、飽和區(qū)、放大區(qū)2.晶體三極管包括三極，分別是…………（A）。A.發(fā)射極、基極、集電極B.源極、漏極、柵極C.截止區(qū)、飽和區(qū)、放大區(qū)3.TTL電路在正邏輯系統(tǒng)中，如下多種輸入中相稱于輸入邏輯“1”………（A）。A.懸空B.通過電阻50Ω接地C.通過電阻510Ω接地D.接地4.TTL電路在正邏輯系統(tǒng)中，如下多種輸入中相稱于輸入邏輯“0”的是……(D)A.懸空B.通過電阻2.7kΩ接電源C.通過電阻2.7kΩ接地D.通過電阻510Ω接地5.CMOS集成電路比TTL集成電路具有（B）特點，是目前應用廣泛的集成電路之一。A.功耗高B.電壓控制、功耗低C.集成度大6.數(shù)字器件是運用半導體的（B），按其工藝構(gòu)造不一樣分為TTL器件和CMOS器件。A.飽和區(qū)B.開關(guān)特性C.放大區(qū)D.截止區(qū)7.74系列TTL電路如下圖所示，則圖中的輸出狀態(tài)Y為……（A）A.高電平B.低電平C.高阻態(tài)8.如圖所示，該電路圖是一種………(B)A.反相器B.傳播門C.漏極開路門D.三態(tài)門判斷題1.半導體二極管具有單向?qū)щ娦裕ā蹋┨羁疹}1.漏極開路門的英文縮寫為OD門，集電極開路門的英文縮寫為OC門2.數(shù)字集成電路中，TTL集成電路采用雙極型三極管作為開關(guān)器件；CMOS集成電路采用MOS管作為開關(guān)器件。3.門電路的輸入、輸出高電平賦值為1，低電平賦值為0，這種關(guān)系稱為正邏輯關(guān)系。4.門電路的輸入、輸出高電平賦值為0，低電平賦值為1，這種關(guān)系稱為負邏輯關(guān)系。5.三極管可工作在截止區(qū)、放大區(qū)和飽和區(qū)。第四章組合邏輯電路選擇題1.全加器是指…………(B)。A.兩個同位的二進制相加B.兩個同位的二進制數(shù)及來自低位的進位三者相加C.兩個同位的二進制相與2.半加器是指…………(B)。A.兩個同位的二進制相與B.兩個同位的二進制相加C.兩個同位的二進制數(shù)及來自低位的進位三者相加3.用四選一數(shù)據(jù)選擇器實現(xiàn)函數(shù)Y=A1A0+A1′A0，則………（D）。A.D0=D1=1，D2=D3=0B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1D.D0=D2=0，D1=D3=14.組合邏輯電路和時序邏輯電路的最大區(qū)別是……………（D）。A.電路中晶體管的工作狀態(tài)B.電路所處理的信號C.構(gòu)成電路的半導體器件D.電路與否有記憶能力5.組合邏輯電路和時序邏輯電路比較，其差異在于后者………………（B）。A.有時鐘信號B.包括存儲電路C.輸出只與當時輸入有關(guān)D.輸出與當時輸入無關(guān)6.組合電路中，消除競爭冒險的常用措施有………………(D)。A.引入封鎖脈沖，引入選通脈沖B.接入濾波電容C.修改邏輯設(shè)計增長冗余項D.A,B和C都是7.組合電路的分析是指……………（C）。A.已知邏輯規(guī)定，求解邏輯圖的過程B.已知函數(shù)體現(xiàn)式，求解邏輯圖的過程C.已知邏輯圖，求解邏輯功能的過程8.十六路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有（）個………（B）。A.8B.4C.16D.29.四路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有（）個…………（B）A.1B.2C.3D.410.屬于組合邏輯電路的部件是………………(A)A.譯碼器B.寄存器C.觸發(fā)器D.計數(shù)器11.在下列邏輯電路中，不是組合邏輯電路的是…………（C）A.編碼器B.加法器C.寄存器D.譯碼器12.組合邏輯電路由基本的與、非、或電路構(gòu)成，不是組合邏輯電路的是（C）A.編碼器B.譯碼器C.計數(shù)器D.加法器13.數(shù)字集成電路按制造工藝不一樣分類有雙極型TTL和CMOS型，按（A）辨別有組合邏輯電路和時序邏輯電路。A.邏輯功能B.制造工藝C.輸出構(gòu)造D.規(guī)模大小判斷題1.組合邏輯電路中存在競爭不一定存在冒險?！ā蹋?.組合邏輯電路構(gòu)造上的特點是既包括門電路，還包括存儲單元。………………（X）3.組合邏輯電路的輸出不僅取決于該時刻的輸入，還與電路本來的狀態(tài)有關(guān)。…（X）4.中規(guī)模集成組合邏輯電路附加的控制端，既可用于控制電路的狀態(tài)，又可作為輸出信號的選通輸入端，還能用作擴展電路功能。…（√）5.并行加法器比串行加法器運算速度快?！ā蹋?.設(shè)計多位并行加法器時，采用先行進位措施的目的是提高運算速度。………（√）7.由邏輯門構(gòu)成的電路一定是組合邏輯電路?！╔）8.組合邏輯電路中產(chǎn)生競爭冒險的重要原因是輸入信號受到尖峰干擾?！╔）9.8421BCD可直接連接七段顯示數(shù)碼管進行十進制數(shù)顯示…（X）10.組合邏輯電路一定要有記憶單元，可以沒有輸入邏輯變量…（X）11.組合邏輯電路不具有記憶功能的邏輯器件?！ā蹋?2.編碼是譯碼的逆過程…………………（√）13.組合電路有也許存在競爭-冒險現(xiàn)象………（√）14.組合邏輯電路中存在競爭就一定存在冒險?！╔）15.組合邏輯電路設(shè)計一定要考慮競爭——冒險現(xiàn)象，由于當兩個輸入信號同步向相反的邏輯電平跳變時，輸出時會產(chǎn)生尖峰脈沖干擾?！╔）16.四路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有2個…（√）17.并行加法器采用先行進位（并行進位）的目的是簡化電路構(gòu)造?！╔）18.十六路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有4個?！ā蹋┨羁疹}1.根據(jù)邏輯功能的不一樣特點，把數(shù)字電路分為兩大類，一類為組合邏輯電路，另一類為時序邏輯電路。2.組合邏輯電路由基本的與、或、非門電路構(gòu)成，可實現(xiàn)邏輯運算功能。3.與一般編碼器相對應的是優(yōu)先編碼器；與串行進位加法器相對應的是并行加法器。4.譯碼是編碼的反操作；目前常用的編碼器有一般編碼器和優(yōu)先編碼器5.8選1的數(shù)據(jù)選擇器，地址線有3條。第五章觸發(fā)器選擇題1.（A）觸發(fā)器沒有時鐘CP輸入。A.SR鎖存器B.JK觸發(fā)器C.D觸發(fā)器D.主從觸發(fā)器2.主從觸發(fā)器中，主觸發(fā)器在CP＝1期間其狀態(tài)只變化一次的是（A）。A.主從JK觸發(fā)器B.主從SR觸發(fā)器C.D觸發(fā)器D.所有主從觸發(fā)器3.對于JK觸發(fā)器，若J=K，則可完畢（D）觸發(fā)器的邏輯功能。A.SRB.T’C.DD.T4.JK觸發(fā)器Q端在CP作用下實現(xiàn)0轉(zhuǎn)換為1，對輸入信號JK的規(guī)定為(A)A.1XB.X0C.OOD.X15.JK觸發(fā)器Q端在CP作用下實現(xiàn)1轉(zhuǎn)換為0，對輸入信號JK的規(guī)定為(D)A.1XB.X0C.OOD.X16.下列觸發(fā)器，有約束條件的是(B)A.邊緣D觸發(fā)器B.同步RS觸發(fā)器C.主從JK觸發(fā)器D.邊緣JK觸發(fā)器7.下列觸發(fā)器，沒有約束條件的是(D)A.基本RS觸發(fā)器B.同步RS觸發(fā)器C.主從RS觸發(fā)器D.邊緣JK觸發(fā)器8.有與非門構(gòu)成的SR鎖存器不容許輸入的變量組合S′R′為（A）A.OOB.O1C.10D.119.時鐘有效邊緣到來時，輸出狀態(tài)和輸入信號相似的觸發(fā)器叫(C)A.RS觸發(fā)器B.T觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器10.和門電路同樣，（C）也是構(gòu)成多種復雜、數(shù)字系統(tǒng)的一種基本邏輯單元，它有兩個穩(wěn)定狀態(tài)，在外界信號作用下，可以從一種穩(wěn)態(tài)轉(zhuǎn)變?yōu)榱硪环N穩(wěn)態(tài)；無外界信號作用時，狀態(tài)保持不變。因此，可以作為二進制存儲單元使用，又叫做半導體存儲單元。A.計數(shù)器B.異或門C.觸發(fā)器D.編碼器11.僅具有置“0”和置“1”功能的觸發(fā)器是（C）A.SR鎖存器B.鐘控RS觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器12.僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是（B）A.RS觸發(fā)器B.T觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器13.TTL集成觸發(fā)器異步置0端（RD′）和異步置1端（SD′）在觸發(fā)器正常工作時應（B）A.RD′=1，SD′=0B.RD′=1，SD′=1C.RD′=0，SD′=1D.RD′=0，SD′=0判斷題1.主從JK觸發(fā)器、邊緣JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能不相似。（X）2.但凡采用主從SR構(gòu)造的觸發(fā)器，無論其邏輯功能怎樣，一定是脈沖觸發(fā)方式。（√）3.RS觸發(fā)器的約束條件RS=0表達不容許出現(xiàn)R=S=0的輸入。（X）4.邊緣觸發(fā)器的次態(tài)僅取決于時鐘信號的上升沿或下降沿抵達時輸入的邏輯狀態(tài)。（√）5.主從JK觸發(fā)器輸出只能由0變?yōu)?，不能由1變?yōu)?。（X）6.邊緣JK觸發(fā)器輸出由0變?yōu)?，其對J、K的規(guī)定必須分別是1、0。（X）7.要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應為11。（√）8.主成JK觸發(fā)器和邊緣JK觸發(fā)器的邏輯符號完全同樣（X）9.JK觸發(fā)器可轉(zhuǎn)換成D觸發(fā)器，但D觸發(fā)器不能轉(zhuǎn)換成JK觸發(fā)器.（X）10.主從JK觸發(fā)器中的主觸發(fā)器，在CP＝1期間其狀態(tài)能且只能變化一次。（√）填空題1.若用觸發(fā)器構(gòu)成某十一進制加法計數(shù)器，需要4個觸發(fā)器，有5個無效狀態(tài)。2.一種觸發(fā)器具有2個穩(wěn)定狀態(tài)，能存1位二進制數(shù)。3.觸發(fā)器的基本特點之一是具有兩個穩(wěn)定狀態(tài)：0狀態(tài)和1狀態(tài)。4.兩個與非門構(gòu)成的SR鎖存器的功能有保持、置1、置0。電路中不容許兩個輸入端同步為0，否則將出現(xiàn)邏輯混亂。5.JK觸發(fā)器具有保持、置0、置1、翻轉(zhuǎn)功能。使JK觸發(fā)器實現(xiàn)Q*=Q′的功能，則輸入端J=1，K=1。6.D觸發(fā)器的輸入端有1個，具有置0和置1功能。7.JK觸發(fā)器特性方程為Q*=JQ′+K′Q，Ｄ觸發(fā)器特性方程為Q*=D。8.觸發(fā)器規(guī)定Q=1，Q′=0時為觸發(fā)器的1狀態(tài)。Q=0，Q′=1時為觸發(fā)器的0狀態(tài)。第六章時序邏輯電路選擇題1.時序邏輯電路按電路輸出信號的特性可分為Mealy型和Moore型，其中Moore型時序電路的輸出取決于(D)。A.與現(xiàn)態(tài)和外輸入均無關(guān)B.既與現(xiàn)態(tài)也與外輸入有關(guān)C.僅與目前外輸入有關(guān)D.僅決定于電路的現(xiàn)態(tài)2.同步時序電路和異步時序電路比較，其差異在于后者(B)A.沒有穩(wěn)定狀態(tài)B.沒有統(tǒng)一的時鐘脈沖控制C.沒有觸發(fā)器D.輸出只與內(nèi)部狀態(tài)有關(guān)3.時序邏輯電路的輸出不僅與目前輸入有關(guān)，并且還取決于存儲電路（B）A.目前的狀態(tài)B.過去的狀態(tài)C.后來的狀態(tài)D.目前的狀態(tài)4.設(shè)集成十進制加法計數(shù)器的初態(tài)為Q3Q2Q1Q0=0001，則通過5個CP脈沖后來計數(shù)器的狀態(tài)為(A)。A.O110B.O000C.O101D.10015.寄存器是一種（D）。A.基本組合電路B.脈沖電路C.基本門電路D.基本時序電路6.四個觸發(fā)器可以構(gòu)成的計數(shù)器的最大計數(shù)長度（進制數(shù)）為（B）。A.4B.16C.8D.27.Moore型時序電路的輸出(A)A.僅決定于電路的現(xiàn)態(tài)B.僅與目前外輸入有關(guān)C.既與現(xiàn)態(tài)也與外輸入有關(guān)D.與現(xiàn)態(tài)和外輸入均無關(guān)8.Mealy型時序電路的輸出(C)A.僅決定于電路的現(xiàn)態(tài)B.僅與目前外輸入有關(guān)C.既與現(xiàn)態(tài)也與外輸入有關(guān)D.與現(xiàn)態(tài)和外輸入均無關(guān)9.下列單元電路中，屬于時序邏輯電路的是（A）。A.計數(shù)器B.譯碼器C.編碼器D.加法器10.時序邏輯電路一定有記憶單元，不是時序邏輯電路的是（C）A.計數(shù)器B.移位寄存器C.加法器D.555定期器11.時序邏輯電路一定有記憶單元，不是時序邏輯電路的是（B）A.計數(shù)器B.編碼器C.定期器D.寄存器12.描述時序邏輯電路的次態(tài)/現(xiàn)態(tài)邏輯功能用（C）A.真值表B.卡諾圖C.狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表13.描述（）的次態(tài)/現(xiàn)態(tài)邏輯功能用狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表。（C）A.組合電路B.邏輯電路C.時序電路D.邏輯圖14.余三循環(huán)碼是一種變形碼，其特點是相鄰的兩個代碼之間僅有一位狀態(tài)不一樣，應用在計數(shù)器設(shè)計時，譯碼時不會發(fā)生（D）現(xiàn)象A.串行移位B.移位C.溢出D.競爭—冒險15.（A）是一種變形碼，其特點是相鄰的兩個代碼之間僅有一位狀態(tài)不一樣，應用在計數(shù)器設(shè)計時，譯碼時不會發(fā)生競爭—冒險現(xiàn)象A.余三循環(huán)碼B.8421碼C.BCD碼D.格雷碼16.如圖所示，由同步計數(shù)器74LS160構(gòu)成的是(A)。A.7進制B.8進制C.9進制D.10進制17.圖中所示電路，是用74LS192異步清零功能構(gòu)成的N進制計數(shù)器，其N=（D）。A.10B.9C.7D.618.如圖所示，由四位二進制同步計算器74LS161構(gòu)成的是(A)A.10進制B.11進制C.12進制D.13進制19.如圖所示，由四位二進制同步計算器74LS161構(gòu)成的是.(D)A.5進制B.10進制C.16進制D.11進制判斷題1.把一種3進制計數(shù)器與一種10進制計數(shù)器串聯(lián)可得到13進制計數(shù)器。（X）2.一種三位二進制計數(shù)器，其模為8。（√）3.一種四位二進制計數(shù)器，其模為8。（X）4.把一種5進制計數(shù)器與一種10進制計數(shù)器串聯(lián)可得到15進制計數(shù)器。（√）5.寄存器是一種基本時序電路。（X）6.寄存器都不具有移位功能。（X）7.異步時序電路具有統(tǒng)一的時鐘控制。（X）8.只由邏輯門也可構(gòu)成的時序邏輯電路。（√）9.異步計數(shù)器不需要時鐘信號。（X）10.移位寄存器不具有串并行轉(zhuǎn)換的功能。（X）11.異步計數(shù)器一般構(gòu)造比同步計數(shù)器簡樸，但速度比同步計數(shù)器慢。（√）12.計數(shù)器除用于對時鐘脈沖計數(shù)外，還可用于分頻。（√）13.在Moore型電路中，輸出信號僅僅取決于存儲電路的狀態(tài)。（√）14.在Mealy型電路中，輸出信號僅僅取決于存儲電路的狀態(tài)（X）15.模16計數(shù)器需四個觸發(fā)器。（√）16.時序電路有也許存在競爭-冒險現(xiàn)象。（√）17.寄存器是一種基本時序電路。（√）18.寄存器是一種基本組合電路。（X）19.時序邏輯電路具有記憶功能的邏輯器件。（√）填空題1.描述一種時序邏輯電路的功能，必須使用三個方程式，它們是輸出方程、驅(qū)動方程和狀態(tài)方程。2.組合邏輯電路的基本單元是門電路，時序邏輯電路的基本單元是觸發(fā)器。3.寄存器按照功能不一樣可分為兩類，其中移位寄存器具有存儲代碼功能和移位功能。4.時序邏輯電路可分為同步邏輯電路和異步邏輯電路兩大類。5.若用觸發(fā)器構(gòu)成某十三進制加法計數(shù)器，需要4個觸發(fā)器，有3個無效狀態(tài)。6.異步時序邏輯電路可分為兩類，分別是脈沖異步時序邏輯電路和電平異步時序邏輯電路。7.構(gòu)成六進制計數(shù)器至少要采用3位觸發(fā)器，這時構(gòu)成的電路有6個有效狀態(tài)2個無效狀態(tài)。8.使用4個觸發(fā)器構(gòu)成的計數(shù)器最多有16個有效狀態(tài)。9.4位二進制加法計數(shù)器現(xiàn)時的狀態(tài)為0111，當下一種時鐘脈沖到來時，計數(shù)器的狀態(tài)變?yōu)?000.第七章半導體存儲器選擇題1.動態(tài)隨機存儲器即（C）A.ROMB.SRAMC.DRAMD.PROM2.靜態(tài)隨機存儲器即（B）A.ROMB.SRAMC.DRAMD.PROM3.儲器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲器的容量為（C）。A.8×3B.8×8C.256×8D.256×2564.半導體存儲器中，電路構(gòu)造簡樸，在斷電后數(shù)據(jù)不會丟失的存儲器是（B）。A.SRAMB.ROMC.DRAM5.只讀存儲器ROM中的內(nèi)容，當電源斷掉后又接通，存儲器中的內(nèi)容(B)A.不可預料B.保持不變C.所有為1D.所有為06.隨機存取存儲器RAM具有功能是(D)A.只寫B(tài).無讀/寫C.只讀D.讀/寫7.半導體存儲器由存儲矩陣，（D）構(gòu)成A.寄存器B.譯碼器C.譯碼器和寄存器D.地址譯碼器和輸入輸出電路8.半導體存儲器從存取功能上分類有（C）。A.PLD和CPLDB.TTL和CMOSC.RAM和ROM判斷題1.所有的半導體存儲器在運行時都具有讀和寫的功能。（X）2.ROM和RAM中存入的信息在電源斷掉后都不會丟失。（X）3.MOS電路具有功耗低集成度高的長處，目前大容量的存儲器都采用MOS工藝制作。（√）4.快閃存儲器是只讀存儲器的一種。（√）1（填空）存儲器容量的擴展的兩種方式是字擴展方式和位擴展方式。第八章可編程邏輯器件選擇題1.下列可編程邏輯器件中，屬于低密度PLD的是（B）。A.CPLDB.PALC.FPGAD.EPLD2.下列可編程邏輯器件中，屬于高密度PLD的是（B）。A.GALB.FPGAC.PAL3.下列可編程器件名稱錯誤的是(A)。A.PLD可編程陣列邏輯B.PAL可編程陣列邏輯C.GAL通用陣列邏輯D.FPGA現(xiàn)場可編程門陣列4.下列說法錯誤的是(B)A.FPLA與邏輯陣列和或邏輯陣列都可編程。B.PAL與邏輯陣列固定而或邏輯陣列可編程。C.GAL具有可編程的輸出邏輯宏單元(OLMC)。D.FPGA電路不具有與-或邏輯陣列構(gòu)造。5.可反復進行編程的可編程器件有(D)A.PALB.ROMC.PROMD.GAL6.全場可編程（與、或陣列皆可編程）的可編程邏輯器件有(D)A.PALB.GALC.PROMD.PLA判斷題1.PLD作為一種通用器件生產(chǎn)，但其邏輯功能是由顧客對器件編程設(shè)定的。（√）2.EPLD、CPLD、FPGA器件屬于高密度PLD。（√）3.采用CPLD芯片只能實現(xiàn)多種組合邏輯電路和不能實現(xiàn)時序邏輯電路功能。