淺析FPGA的基本結(jié)構(gòu)_第1頁
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淺析FPGA的基本結(jié)構(gòu)談起FPGA的結(jié)構(gòu)，通常人們是這樣認(rèn)為的：FPGA的基本結(jié)構(gòu)是由大量的相對較小的可編程邏輯塊“島”鑲嵌在可編程互連的“?！崩锩鏄?gòu)成的。初看起來感覺有點(diǎn)云里霧里，仔細(xì)琢磨一下，文藝范的表達(dá)確實(shí)是那么回事：目前市場上90%以上的FPGA來自于xilinx和altera這兩家巨頭，而這兩家FPGA的實(shí)現(xiàn)技術(shù)都是基于SRAM的可編程技術(shù)，F(xiàn)PGA內(nèi)部結(jié)構(gòu)基本一致，所以本文僅以xilinx的7系列FPGA介紹。CLB是xilinxFPGA基本邏輯單元，每個CLB包含兩個slices，每個slices由4個6輸入LUT（查找表）和8個D觸發(fā)器組成。同一CLB中的兩片slices沒有直接的線路連接，分屬于兩個不同的列。每列擁有獨(dú)立的快速進(jìn)位鏈資源。讓我們來看看基本邏輯單元CLB的結(jié)構(gòu)，如圖1所示列出了4個CLB：圖1：CLB結(jié)構(gòu)整個FPGA內(nèi)部的基本結(jié)構(gòu)就是由成千上萬個這樣的CLB組成的，CLB與CLB之間存在大量的信號互連線，作為數(shù)據(jù)流動的通道。開篇說的“島”就是CLB，“?！本褪切盘柣ミB線。當(dāng)然，這只是最基本的FPGA結(jié)構(gòu)，實(shí)際的FPGA內(nèi)部“大?！崩镞€得鑲嵌其它的“明珠”才能正常工作，比如時鐘模塊、存儲器、網(wǎng)絡(luò)模塊、收發(fā)器模塊等等，“明珠”數(shù)量越多，F(xiàn)PGA功能就越豐富、當(dāng)然價格也越貴。那么，大家可能有疑惑，CLB怎么就能實(shí)現(xiàn)復(fù)雜的數(shù)字邏輯功能呢？別忘了上文交代了1個CLB包含2個Slice，每個Slice又由4個6輸入LUT、8個D觸發(fā)器以及多個MUX組成。簡單來說，LUT是查找表，可以實(shí)現(xiàn)數(shù)字邏輯中的組合邏輯功能，比如C=A+B；D觸發(fā)器則實(shí)現(xiàn)時序邏輯功能；MUX則增強(qiáng)Slice內(nèi)部信號流通的靈活性。也就是說1個Slice內(nèi)部就可以靈活的實(shí)現(xiàn)組合邏輯和時序邏輯，那么1個CLB（等于

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