Chapter4硬件描述語(yǔ)言VHDL語(yǔ)法概要武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述§4.2

VHDL程序基本結(jié)構(gòu)§4.3

VHDL語(yǔ)言要素§4.4

VHDL語(yǔ)言的基本描述語(yǔ)句§4.5

不可綜合性語(yǔ)句武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦Chapter4 硬件描述語(yǔ)言VHDL語(yǔ)法概要§4.1

概述武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦一、什么是VHDL？VHDL：VHSIC

(Very

High

Speed

IntegratedCircuit)HardwareDescriptionLanguage超高速集成電路硬件描述語(yǔ)言二、VHDL的歷史80年代初由美國(guó)國(guó)防部在實(shí)施超高速集成電路（VHSIC）項(xiàng)目時(shí)開(kāi)發(fā)的。1987年由

IEEE 協(xié)會(huì)批準(zhǔn)為

IEEE 工業(yè)標(biāo)準(zhǔn)，稱(chēng)為 IEEE1076-1987。各EDA公司相繼推出支持VHDL的設(shè)計(jì)環(huán)境。1993年被更新為

93 標(biāo)準(zhǔn)，即IEEE1076-1993。進(jìn)一步提高抽象描述層次，擴(kuò)展系統(tǒng)描述能力。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述三、VHDL的作用1、VHDL打破軟、硬件的界限傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)分為：硬件設(shè)計(jì)（硬件設(shè)計(jì)人員）軟件設(shè)計(jì)（軟件設(shè)計(jì)人員）VHDL是電子系統(tǒng)設(shè)計(jì)者和 EDA工具之間的界面。EDA工具及 HDL的流行，使電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展。美國(guó)硅谷約有80%的 ASIC和 FPGA/CPLD已采用 HDL進(jìn)行設(shè)計(jì)。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述2、VHDL與C、C++的比較：C、C++ 代替匯編等語(yǔ)言VHDL

代替原理圖、邏輯狀態(tài)圖等3、VHDL與電原理圖描述的比較：VHDL具有較強(qiáng)的抽象描述能力，可進(jìn)行系統(tǒng)行為級(jí)別的描述。描述簡(jiǎn)潔，效率高。VHDL描述與實(shí)現(xiàn)工藝無(wú)關(guān)。電原理圖描述需給出完整、具體的電路結(jié)構(gòu)圖，不能進(jìn)行抽象描述。描述繁雜，效率低。電原理圖描述與實(shí)現(xiàn)工藝有關(guān)。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述四、VHDL語(yǔ)言特點(diǎn)1、VHDL具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，系統(tǒng)硬件描述能力強(qiáng)、設(shè)計(jì)效率高；具有較高的抽象描述能力。如：一個(gè)可置數(shù)的16位計(jì)數(shù)器的電原理圖：武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述用VHDL描述的可置數(shù)16位計(jì)數(shù)器：武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦2、VHDL語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。3、VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，可對(duì)

VHDL源代碼進(jìn)行早期功能仿真，有利于大系統(tǒng)的設(shè)計(jì)與驗(yàn)證。4、VHDL設(shè)計(jì)與硬件電路關(guān)系不大。5、VHDL設(shè)計(jì)不依賴(lài)于器件，與工藝無(wú)關(guān)

。6、移植性好。7、VHDL體系符合TOP-DOWN和CE（并行工程）設(shè)計(jì)思想。8、VHDL設(shè)計(jì)效率高，產(chǎn)品上市時(shí)間快，成本低。9、易于ASIC實(shí)現(xiàn)。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述五、VHDL與其它硬件描述語(yǔ)言的比較行為級(jí)RTL級(jí)門(mén)電路級(jí)VHDL：具有較強(qiáng)的系統(tǒng)級(jí)抽象描述能力，適合行為級(jí)和 RTL級(jí)的描述。設(shè)計(jì)者可不必了解電路細(xì)節(jié)，所作工作較少，效率高。但對(duì)綜合器的要求高，不易控制底層電路的生成。IEEE標(biāo)準(zhǔn)，支持廣泛。RTL:

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概述Verilog

HDL

：系統(tǒng)級(jí)抽象描述能力比VHDL稍差；門(mén)級(jí)開(kāi)關(guān)電路描述方面比

VHDL 強(qiáng)。適合 RTL級(jí)和門(mén)電路級(jí)的描述。設(shè)計(jì)者需要了解電路細(xì)節(jié)，所作工作較多。IEEE標(biāo)準(zhǔn)，支持廣泛。ABEL、PALASM、AHDL(Altera

HDL)：系統(tǒng)級(jí)抽象描述能力差，一般作門(mén)級(jí) 電路描述。要求設(shè)計(jì)者對(duì)電路細(xì)節(jié)有詳細(xì)的了解。對(duì)綜合器的性能要求低，易于控制電路資源。支持少。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述六、VHDL設(shè)計(jì)簡(jiǎn)述VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL將一個(gè)設(shè)計(jì)（元件、電路、系統(tǒng)）分為：外部（可視部分、端口）內(nèi)部（不可視部分、內(nèi)部功能、算法）武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述外部與內(nèi)部：ENTITYARCHITECTUREProcess

ProcessSequentialProcessCombinationalProcessports武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦portscomponentpo器件或子系統(tǒng)rtsports§4.1

概述2選1選擇器的VHDL描述：武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦VHDL語(yǔ)言的一些基本特點(diǎn)：VHDL語(yǔ)言由保留關(guān)鍵字組成；一般，VHDL語(yǔ)言對(duì)字母大小寫(xiě)不敏感；例外：‘ ’、“ ”所括的字符、字符串；每條VHDL語(yǔ)句由一個(gè)分號(hào)（；）結(jié)束；VHDL語(yǔ)言對(duì)空格不敏感，增加可讀性；在“--”之后的是VHDL的注釋語(yǔ)句；VHDL有以下描述風(fēng)格： 行為描述；數(shù)據(jù)流（寄存器傳輸RTL）描述；結(jié)構(gòu)化描述；武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述結(jié)構(gòu)體的三種描述形式Structure描述(結(jié)構(gòu)化描述)描述該設(shè)計(jì)單元的硬件結(jié)構(gòu),即該硬件是如何構(gòu)成的,類(lèi)似于數(shù)字電路中的邏輯圖描述。Date

Flow描述(數(shù)據(jù)流描述)是類(lèi)似于寄存器傳輸級(jí)的方式描述數(shù)據(jù)的傳輸和變換，以規(guī)定設(shè)計(jì)中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。與數(shù)字電路中的真值表描述相似。Behavior

Process描述(行為描述)只描述所希望電路的功能或者電路行為（輸入輸出間轉(zhuǎn)換的行為），而沒(méi)有指明或涉及實(shí)現(xiàn)這些行為的硬件結(jié)構(gòu)。與數(shù)字電路中的邏輯表達(dá)式描述相似。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.1

概述architecture

one

of

mux21

isbeginy<=(a

and

(not

s)

or

(b

and

s);end

one;邏輯函數(shù)式Behavior Process描述(行為描述)武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦architecture

one

of

mux21

isbeginy<=a

when

s='0'

elseb

whens=‘1';end

one;真值表武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦Date Flow描述(數(shù)據(jù)流描述)§4.1

概述architecture

one

of

mux21

issingle

d,e:bit;begind<=a

and

(not)s;e<=b

and

s;y<=d

or

e;end

one;Structure描述(結(jié)構(gòu)化描述)邏輯圖de武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦基本結(jié)構(gòu)包括：n

實(shí)體（Entity）n

結(jié)構(gòu)體（Architecture）n

配置（Configuration）n

庫(kù)（Library）、程序包（Package）武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)庫(kù)、程序包武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦實(shí)體（Entity）結(jié)構(gòu)體（Architecture）進(jìn)程或其它并行結(jié)構(gòu)配置（Configuration）§4.2

VHDL程序基本結(jié)構(gòu)一、實(shí)體實(shí)體：定義系統(tǒng)的輸入輸出端口語(yǔ)法：武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦ENTITY

<entity_name>

ISGeneric

DeclarationsPort

DeclarationsEND

<entity_name>;

(1076-1987

version)END

ENTITY

<entity_name>;

(1076-1993version)§4.2

VHDL程序基本結(jié)構(gòu)1、類(lèi)屬說(shuō)明確定實(shí)體或組件中定義的局部常數(shù)。模塊化設(shè)計(jì)時(shí)多用于不同層次模塊之間信息的傳遞?？蓮耐獠扛淖儍?nèi)部電路結(jié)構(gòu)和規(guī)模。類(lèi)屬說(shuō)明必須放在端口說(shuō)明之前。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦Generic

(常數(shù)名稱(chēng)：類(lèi)型[：=缺省值]{常數(shù)名稱(chēng)：類(lèi)型[：=缺省值]})；§4.2

VHDL程序基本結(jié)構(gòu)類(lèi)屬常用于定義：實(shí)體端口的大小、設(shè)計(jì)實(shí)體的物理特性、總線寬度、元件例化的數(shù)量等。例：entity

mck

isgeneric(width:

integer:=16);port(add_bus:out

std_logic_vector(width-1

downto

0));…武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)例：2輸入與門(mén)的實(shí)體描述entity

and2

isgeneric(risewidth:

time:=

1

ns;fallwidth:

time:=

1

ns);port(a1:

in

std_logic;a0:

in

std_logic;z0:

out

std_loigc);end

entity

and2;武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)其中，端口模式：in: 輸入型，此端口為只讀型。（只能讀）out: 輸出型，只能在實(shí)體內(nèi)部對(duì)其賦值。（只能寫(xiě)）inout:輸入輸出型，既可讀也可賦值。（能讀能寫(xiě)）buffer: 緩沖型，與

out 相似，但可讀。（能讀能寫(xiě)）數(shù)據(jù)類(lèi)型；武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦數(shù)據(jù)類(lèi)型Port

（端口名稱(chēng){，端口名稱(chēng)}：端口模式…端口名稱(chēng){，端口名稱(chēng)}：端口模式）；2.端口說(shuō)明語(yǔ)句作用：確定輸入、輸出端口的數(shù)量和類(lèi)型?！?.2

VHDL程序基本結(jié)構(gòu)只能寫(xiě) 只能讀out

和

buffer 的區(qū)別：武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦能讀能寫(xiě)能讀能寫(xiě)§4.2

VHDL程序基本結(jié)構(gòu)Exercise

1編寫(xiě)包含以下內(nèi)容的實(shí)體代碼:

端口

d 為12位輸入總線端口

oe

和

clk 都是1位輸入

端口

ad

為 12位雙向總線端口 a為12位輸出總線端口

int 是1位輸出端口

as 是一位輸出同時(shí)被用作內(nèi)部反饋my_designd[11:0]oeclkad[11:0]a[11:0]intas武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦Answer

1LIBRARY

ieee;USE

ieee.std_logic_1164.ALL;ENTITY

my_design

ISPORT

(d:

IN

std_logic_vector(11

DOWNTO

0);oe,

clk:

IN

std_logic;std_logic;ad:

INOUT

std_logic_vector(11

DOWNTO0);a:

OUT

std_logic_vector(11DOWNTO

0);int:

OUTas:BUFFER

std_logic);END

my_design;my_designd[11:0]oeclkad[11:0]a[11:0]intas武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦3、數(shù)據(jù)類(lèi)型：指端口上流動(dòng)的數(shù)據(jù)的表達(dá)格式。為預(yù)先定義好的數(shù)據(jù)類(lèi)型。如：bit、bit_vector、integer、std_logic、std_logic_vector 等。例：entity

nand2

isport

(a,b:in

bit;z:

out

bit)

;end

nand2;武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)二、結(jié)構(gòu)體作用：定義系統(tǒng)（或模塊）的行為、元件及內(nèi)部的連接關(guān)系，即描述其邏輯功能。兩個(gè)組成部分：對(duì)數(shù)據(jù)類(lèi)型、常數(shù)、信號(hào)、子程序、元件等元素的說(shuō)明部分。以各種不同的描述風(fēng)格描述系統(tǒng)的邏輯功能實(shí)現(xiàn)部分。常用的描述風(fēng)格有：行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)化描述。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)結(jié)構(gòu)體結(jié)構(gòu)體說(shuō)明結(jié)構(gòu)體功能描述常數(shù)說(shuō)明數(shù)據(jù)類(lèi)型說(shuō)明信號(hào)說(shuō)明例化元件說(shuō)明子程序說(shuō)明塊語(yǔ)句進(jìn)程語(yǔ)句信號(hào)賦值語(yǔ)句子程序調(diào)用語(yǔ)句元件例化語(yǔ)句武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦設(shè)計(jì)實(shí)體結(jié)構(gòu)體1結(jié)構(gòu)體2結(jié)構(gòu)體3結(jié)構(gòu)體n。。。實(shí)體與結(jié)構(gòu)體的關(guān)系：一個(gè)設(shè)計(jì)實(shí)體可有多個(gè)結(jié)構(gòu)體，代表實(shí)體的多種實(shí)現(xiàn)方式。各個(gè)結(jié)構(gòu)體的地位相同。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)結(jié)構(gòu)體的語(yǔ)法：architecture 結(jié)構(gòu)體名稱(chēng)

of實(shí)體名稱(chēng)

is[說(shuō)明語(yǔ)句]內(nèi)部信號(hào)、常數(shù)、數(shù)據(jù)類(lèi)型、子程序（函數(shù)、過(guò)程）、元件等的說(shuō)明；begin[并行處理（功能描述）語(yǔ)句]；end

[architecture] 結(jié)構(gòu)體名稱(chēng)；注：1.同一實(shí)體的結(jié)構(gòu)體不能同名。2.定義語(yǔ)句中的常數(shù)、信號(hào)不能與實(shí)體中的端口同名。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)例：結(jié)構(gòu)體中錯(cuò)誤的信號(hào)說(shuō)明§4.2

VHDL程序基本結(jié)構(gòu)武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦例：一個(gè)完整描述（3

bit 計(jì)數(shù)器）武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦abcsumco1、編寫(xiě)全加器的結(jié)構(gòu)體代碼。2、編寫(xiě)3輸入與門(mén)的結(jié)構(gòu)體代碼。Full_adder

and3abyc武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦Exercise

2sum=

a

XOR

b

XOR

cco=(a

AND

b)OR(b

AND

c)OR(a

AND

c)y=

a

AND

b

AND

cARCHITECTURE

example1

OF

Full_adder

ISBEGINsum<=

a

XOR

b

XOR

c;co

<=

(a

AND

b)OR(b

AND

c)OR(a

AND

c);END

example1;ARCHITECTURE

example2

OF

and3

ISBEGINy<=

a

AND

b

AND

c;END

example2;武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦Answer

2三、配置設(shè)計(jì)實(shí)體結(jié)構(gòu)體1結(jié)構(gòu)體2結(jié)構(gòu)體3結(jié)構(gòu)體n。。。一個(gè)設(shè)計(jì)實(shí)體的多種實(shí)現(xiàn)方式武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦配置：從某個(gè)實(shí)體的多種結(jié)構(gòu)體描述方式中選擇特定的一個(gè)?！?.2

VHDL程序基本結(jié)構(gòu)configuration

配置名武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦of 實(shí)體名

isfor 選配結(jié)構(gòu)體名end

for

；end

配置名；簡(jiǎn)單配置的語(yǔ)法：§4.2

VHDL程序基本結(jié)構(gòu)例：一個(gè)與非門(mén)不同實(shí)現(xiàn)方式的配置如下：library

ieee;use

ieee.std_logic_1164.all;entity

nand

isport(a:

in

std_logic;b:

instd_logic;c:

out

std_logic);end

entitynand;architecture

art1

of

nand

isbeginc<=not

(a

and

b);end

architectureart1;武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦architecture

art2

of

nand

isbeginc<=‘1’

when

(a=‘0’)

and

(b=‘0’)

else‘1’

when

(a=‘0’)

and

(b=‘1’)

else‘1’

when

(a=‘1’)

and

(b=‘0’)

else‘0’

when

(a=‘1’)

and

(b=‘1’)

else‘0’;end

architectureart2;武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)configuration

first

of

nand

isforart1;end

for;end

first;configuration

second

of

nand

isfor

art2end

for;end

second;武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)例：一個(gè)對(duì)計(jì)數(shù)器實(shí)現(xiàn)多種形式的配置如下：武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦四、 程序包、庫(kù)程序包：已定義的常數(shù)、數(shù)據(jù)類(lèi)型、元件調(diào)用說(shuō)明、子程序的一個(gè)集合。目的：方便公共信息、資源的訪問(wèn)和共享。庫(kù)：多個(gè)程序包構(gòu)成庫(kù)。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)程序包說(shuō)明的內(nèi)容：常量說(shuō)明；VHDL數(shù)據(jù)類(lèi)型說(shuō)明；元件說(shuō)明；子程序說(shuō)明；程序包的結(jié)構(gòu)包括：程序包說(shuō)明（包首）程序包主體（包體）武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)1、程序包說(shuō)明（包首）語(yǔ)法：package 程序包名

is{ 包說(shuō)明項(xiàng)

}end 程序包名；包說(shuō)明項(xiàng)可由以下語(yǔ)句組成：use語(yǔ)句（用來(lái)調(diào)用其它程序包）；類(lèi)型說(shuō)明；子類(lèi)型說(shuō)明；常量說(shuō)明；信號(hào)說(shuō)明；子程序說(shuō)明；元件說(shuō)明。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)例：程序包說(shuō)明武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦2、程序包包體程序包的內(nèi)容：子程序的實(shí)現(xiàn)算法。包體語(yǔ)法：package

body 程序包名

is{ 包體說(shuō)明項(xiàng)

}end 程序包名；包體說(shuō)明項(xiàng)可含：use 語(yǔ)句；子程序說(shuō)明；子程序主體；類(lèi)型說(shuō)明；子類(lèi)型說(shuō)明；常量說(shuō)明。武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)§4.2

VHDL程序基本結(jié)構(gòu)武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦程序包首與程序包體的關(guān)系：程序包體并非必須，只有在程序包中要說(shuō)明子程序時(shí)，程序包體才是必須的。程序包首可以獨(dú)立定義和使用。如下：package

seven

issubtype

segments

is

bit_vector(0

to

6);type

bcd

is

range

0

to

9;end

seven;library

work;use

work.seven.all;entity

decoder

isport(input:

in

bcd;drive:

out

segments);end

decoder;architecture

art

of

decoder

isbegin武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)with

input

selectdrive<=B“1111110”

when

0,B“0110000”

when

1,B“1101101”

when

2,B“1111001”

when

3,B“0110011”

when

4,B“1011011”

when

5,B“1011111”

when

6,B“1110000”

when

7,B“1111111”

when

8,B“1111011”

when

9,B“0000000”

when

others;end

architecture

art;abcdefg武漢職業(yè)技術(shù)學(xué)院電信學(xué)院光電系周琦§4.2

VHDL程序基本結(jié)構(gòu)3、庫(kù)的種類(lèi)VHDL庫(kù)可分為 5種：IEEE

庫(kù)