實(shí)驗(yàn)六 時(shí)序邏輯電路設(shè)計(jì)Ⅰ_第1頁(yè)
實(shí)驗(yàn)六 時(shí)序邏輯電路設(shè)計(jì)Ⅰ_第2頁(yè)
實(shí)驗(yàn)六 時(shí)序邏輯電路設(shè)計(jì)Ⅰ_第3頁(yè)
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EDA課程實(shí)驗(yàn)六時(shí)序邏輯電路設(shè)計(jì)ⅠEDA課組一、實(shí)驗(yàn)?zāi)康模?、了解時(shí)序邏輯電路設(shè)計(jì)原理及特點(diǎn)；2、學(xué)習(xí)使用時(shí)序邏輯電路設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容2、通過(guò)仿真軟件進(jìn)行驗(yàn)證仿真。

1、設(shè)計(jì)幾種典型時(shí)序邏輯電路系統(tǒng)；三、實(shí)驗(yàn)原理時(shí)序邏輯電路：電路的任意時(shí)刻的輸出狀態(tài)不僅取決于該時(shí)刻的輸入狀態(tài)，還與電路的原狀態(tài)有關(guān)。所以時(shí)序電路都有記憶功能。組合邏輯電路∶∶存儲(chǔ)電路∶∶x1xnyny1q1qnpnp1y1=f(x1,…,xn,q1,…,qn)yn=f(x1,…,xn,q1,…,qn)：：時(shí)序電路狀態(tài)的改變只發(fā)生在時(shí)鐘邊緣觸發(fā)的一瞬間，該時(shí)刻的輸入決定輸出，其它時(shí)間都是由系統(tǒng)當(dāng)前狀態(tài)決定。時(shí)序電路一般都是采用過(guò)程語(yǔ)句進(jìn)行硬件描述，采用邊沿或電平觸發(fā)進(jìn)行控制。常見(jiàn)的時(shí)序電路有各種觸發(fā)器、鎖存器、寄存器、移位寄存器、分頻器和計(jì)數(shù)器等。下面將對(duì)典型時(shí)序電路進(jìn)行Vierlog設(shè)計(jì)。四、實(shí)驗(yàn)步驟1、基本觸發(fā)器設(shè)計(jì)clkDDQn(當(dāng)前狀態(tài)）Qn+1(時(shí)鐘有效沿輸入時(shí)對(duì)應(yīng)d的輸出狀態(tài)）000clk010101111真值表D觸發(fā)器是時(shí)鐘上升沿觸發(fā)電路，只有上升沿到來(lái)時(shí)，觸發(fā)器狀態(tài)由輸入決定，其它時(shí)刻由系統(tǒng)狀態(tài)決定。一位D觸發(fā)器的Verilog描述moduledff(Q,D,clk);input

D,clk;outputregQ;always@(posedgeclk)begin

Q<=D;endendmodule基于以上D觸發(fā)器工作原理，可已采用如下Verilog描述程序：2、基本寄存器與鎖存器設(shè)計(jì)①寄存器設(shè)計(jì)：由觸發(fā)器組成，并帶有復(fù)位和置位等功能的器件，一般都是采用邊沿觸發(fā)寄存。帶異步復(fù)位

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