裝訂線裝訂線數(shù)字電路課程設(shè)計題目：利用CPLD設(shè)計可調(diào)時數(shù)字鐘學(xué)院電子信息工程學(xué)院專業(yè)電氣工程及其自動化學(xué)號姓名教師基于CPLD數(shù)字鐘設(shè)計摘要

數(shù)字鐘作為人們?nèi)粘Ｉ钪谐Ｓ玫挠嫊r工具，被廣泛應(yīng)用于家庭，學(xué)校，辦公室等多個場所，為人們的學(xué)習(xí)，生活和工作帶來了極大的方便。由于數(shù)字集成電路的發(fā)展和先進(jìn)石英技術(shù)的采用，時候數(shù)字鐘具有走時準(zhǔn)確，性能穩(wěn)定的的特點。數(shù)字鐘主要由電源電路，振蕩與分頻電路，JTAG下載接口電路，顯示電路以及CPLD電路組成。采用中小規(guī)模集成芯片進(jìn)行硬件的焊接。數(shù)字中的實現(xiàn)可以有多種方法，各有特點，本次數(shù)字鐘采用QuartusⅡ軟件結(jié)合VerilogHDL語言編程實現(xiàn)，具有計時、清零和時、分位校準(zhǔn)功能，可分為分頻模塊，時鐘產(chǎn)生模塊和數(shù)碼管顯示模塊。在QuartusⅡ軟件中輸入目標(biāo)程序，進(jìn)行仿真無誤后，下載到電路板上實現(xiàn)數(shù)字種計數(shù)功能關(guān)鍵詞：數(shù)字鐘振蕩器CPLDQuartusⅡ目錄一總體設(shè)計要求21.1總體設(shè)計要求21.2設(shè)計總框圖21.2.1數(shù)字鐘電路設(shè)計總框圖21.2.2數(shù)字鐘程序設(shè)計總框圖3二各模塊說明32.1各模塊硬件電路說明32.1.1電源電路42.1.2振蕩電路與分頻電路42.1.3JTAG下載接口電路52.1.4顯示電路52.1.5CPLD電路62.2各模塊程序設(shè)計說明82.2.1程序總體設(shè)計框圖82.2.2總程序82.2.3七段譯碼器92.2.4位選端控制器102.2.5六選一選擇器102.2.6十進(jìn)制計數(shù)器102.2.7六進(jìn)制計數(shù)器112.2.8二十四進(jìn)制計數(shù)器122.2.9小數(shù)點132.2.10二分頻132.2.11消抖13三數(shù)字鐘軟件設(shè)計及原理說明143.1CPLD內(nèi)部模塊劃分143.2時間調(diào)節(jié)模塊的設(shè)計及原理分析15四總結(jié)16參考文獻(xiàn)17裝訂線一裝訂線1.1總體設(shè)計要求1、以數(shù)字形式顯示時、分、秒的時間；2、能夠手動校時、校分；3、時與分顯示之間的小數(shù)點常亮；4、分與秒顯示之間的小數(shù)點以1Hz頻率閃爍；5、各單元模塊設(shè)計采用VerilogHDL語言進(jìn)行設(shè)計。1.2設(shè)計總框圖1.2.1數(shù)字鐘電路設(shè)計總框圖圖1.2.1數(shù)字鐘電路設(shè)計總框圖1.2.2數(shù)字鐘程序設(shè)計總框圖圖1.2.2數(shù)字鐘程序設(shè)計總框圖二各模塊說明2.1各模塊硬件電路說明2.1.1電源電路電源電路為整個數(shù)字鐘提供能量，其主要由AMS1117-3.3、USB接口、直流電源、電容、電阻及紅色發(fā)光二極管組成。AMS1117-3.3為一個正向低壓降穩(wěn)壓器，在1A電流作用下壓降為1.2V,穩(wěn)定電壓輸出為3V，具有穩(wěn)定電壓的功能。J2處為USB接口，用于連接電路板與具有USB接口的設(shè)備。LED2為紅色發(fā)光二極管，作為電源的指示燈，接通電源時LED2會發(fā)紅光。圖2.1.1電源電路2.1.2振蕩電路與分頻電路此數(shù)字鐘設(shè)計采用CD4060分頻器進(jìn)行分頻,CD4060由一振蕩器和14級二進(jìn)制串行計數(shù)器位組成，由于晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準(zhǔn)確的32768Ｈz的方波信號，因此它可以將32768Hz的信號逐步分頻為2Hz，于是本設(shè)計中用到的頻率512Hz、64Hz、2Hz都可以從中得到。其中512Hz的時鐘信號用來作為數(shù)碼管顯示時的時鐘信號，64Hz的信號作為消抖電路的時鐘信號，2Hz的信號經(jīng)過二分頻產(chǎn)生1Hz的信號作為計數(shù)脈沖。圖2.1.2振蕩電路與分頻電路2.1.3JTAG下載接口電路JTAG下載接口電路用于把由Quartus設(shè)計好的程序下載到CPLD器件中，其中LED1為綠色發(fā)光二極管，作為下載時的指示燈，下載時LED1燈亮,下載成功后,LED1燈滅。圖2.1.3JTAG下載接口電路2.1.4顯示電路數(shù)碼管共有六個，分別用于顯示時分秒，由于計數(shù)器是以8421BCD碼的形式累加計數(shù)的，因此要選用顯示譯碼電路將計數(shù)器的輸出數(shù)碼轉(zhuǎn)換為數(shù)碼顯示器件所需要的輸出邏輯，這樣才能使七段譯碼管上能顯示正常十進(jìn)制數(shù)字。電路中六個數(shù)碼管下方分別有一個非門，它們是7407的組成部分，起到緩沖作用，能夠輸出更大電流的作用，更穩(wěn)定的點亮數(shù)碼管。圖2.1.4顯示電路2.1.5CPLD電路CPLD為復(fù)雜可編程邏輯器件，我們用QuartusII軟件設(shè)計的程序?qū)⑸上鄳?yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到CPLD中，進(jìn)而實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。CPLD控制著信號的輸入、輸出、轉(zhuǎn)換及編制，是整個設(shè)計中的核心部件。設(shè)計中要用到3個開關(guān)，其中K1產(chǎn)生復(fù)位清零信號Reset，K2為調(diào)時按鍵，K3為調(diào)分按鍵。圖2.1.5CPLD電路原理圖2.2各模塊程序設(shè)計說明2.2.1程序總體設(shè)計框圖圖2.2.1總體框圖2.2.2總程序moduleshuzizhong(reset,Hour_Add,Min_Add,F64Hz,F2Hz,F512Hz,dout2,pointw);inputreset,Hour_Add,Min_Add,F64Hz,F2Hz,F512Hz;output[6:0]dout2;output[5:0]w;outputpoint;wireyu1,yu2,c1,c2,m,s,f,a1,a2;wire[5:0]d6;wire[3:0]b1,b2,b3,b4,b5,b6,dout1;xiaodouu12(.clk(F64Hz),.key(Min_Add),.cout(yu1));xiaodouu13(.clk(F64Hz),.key(Hour_Add),.cout(yu2));orand3(m,c1,yu1);orand4(s,c2,yu2);fenpin2to1u1(.clkin(F2Hz),.clkout(f));counter_6u2(.clk(F512Hz),.dout(d6));counter10u3(.clk(f),.reset(reset),.cout(a1),.dout(b1));counter6u4(.clk(a1),.reset(reset),.cout(c1),.dout(b2));counter10u5(.clk(m),.reset(reset),.cout(a2),.dout(b3));counter6u6(.clk(a2),.reset(reset),.cout(c2),.dout(b4));counter24u7(.clk(s),.reset(reset),.dout1(b5),.dout2(b6));select6to1u8(.sin(d6),.ain(b1),.bin(b2),.cin(b3),.din(b4),.ein(b5),.fin(b6),.dout(dout1));decoder7u9(.data_in(dout1),.data_out(dout2));xiaoshupointu10(.f1hz(f),.d2(w[2]),.d4(w[4]),.out(point));weixuanu11(.din(d6),.dout(w));endmodule2.2.3七段譯碼器moduledecoder7(data_in,data_out);input[3:0]data_in;output[7:0]data_out;reg[7:0]data_out;always@(data_in)begincase(data_in)4'b0000:data_out=8'b00111111;4'b0001:data_out=8'b00000110;4'b0010:data_out=8'b01011011;4'b0011:data_out=8'b01001111;4'b0100:data_out=8'b01100110;4'b0101:data_out=8'b01101101;4'b0110:data_out=8'b01111101;4'b0111:data_out=8'b00000111;4'b1000:data_out=8'b01111111;4'b1001:data_out=8'b01101111;default:data_out=8'b00000000;endcaseendendmodule2.2.4位選端控制器moduleweixuan(din,dout);input[2:0]din;output[5:0]dout;reg[5:0]dout;always@(din)case(din) 3'd0:dout<=6'b111110; 3'd1:dout<=6'b111101; 3'd2:dout<=6'b111011; 3'd3:dout<=6'b110111; 3'd4:dout<=6'b101111; 3'd5:dout<=6'b011111;endcaseendmodule2.2.5六選一選擇器moduleselect6to1(sin,ain,bin,cin,din,ein,fin,dout);input[2:0]sin;input[3:0]ain,bin,cin,din,ein,fin;output[3:0]dout;reg[3:0]dout;always@(sin)case(sin) 3'd0:dout<=ain; 3'd1:dout<=bin; 3'd2:dout<=cin; 3'd3:dout<=din; 3'd4:dout<=ein; 3'd5:dout<=fin;endcaseendmodule2.2.6十進(jìn)制計數(shù)器modulecounter10(clk,reset,cout,dout);inputclk,reset;output[3:0]dout;outputcout;reg[3:0]dout;regcout;always@(posedgeclk,posedgereset)beginif(reset)begindout<=4'b0;cout<=1'b0;endelseif(dout<9)begindout<=dout+4'b1;cout<=1'b0;endelsebegindout<=4'b0;cout<=1'b1;endendendmodule2.2.7六進(jìn)制計數(shù)器modulecounter6(clk,reset,cout,dout);inputclk,reset;output[2:0]dout;outputcout;reg[2:0]dout;regcout;always@(posedgeclk,posedgereset)beginif(reset)begindout<=3'b0;cout<=1'b0;endelseif(dout<5)begindout<=dout+4'b1;cout<=1'b0;endelsebegindout<=3'b0;cout<=1'b1;endendendmodulemodulecounter_6(clk,dout);inputclk;output[2:0]dout;reg[2:0]dout;always@(posedgeclk)if(dout<5)dout<=dout+3'b1;elsedout<=3'b0;endmodule2.2.8二十四進(jìn)制計數(shù)器modulecounter24(clk,reset,dout1,dout2,cout);inputclk,reset;output[3:0]dout1,dout2;outputcout;reg[7:0]dout;regcout;assigndout2=dout/10;assigndout1=dout%10;always@(posedgeclk,posedgereset)beginif(reset)begindout<=8'b0;cout<=1'b0;endelseif(dout<23)begindout<=dout+8'b1;cout<=1'b0;endelsebegindout<=8'b0;cout<=1'b1;endendendmodule2.2.9小數(shù)點modulexiaoshupoint(f1hz,d2,d4,out);inputf1hz,d2,d4;outputout;wirec;oru1(c,f1hz,d2);nandu2(out,d4,c);endmodule2.2.10二分頻modulefenpin2to1(clkin,clkout);inputclkin;outputclkout;regclkout;always@(posedgeclkin)beginclkout<=~clkout;endendmodule2.2.11消抖modulexiaodou(clk,key,cout);inputclk,key;outputcout;reg[3:0]high,low;regckey;assigncout=ckey;always@(posedgeclk)if(key==1'b0)low<=low+1;elselow<=4'b0;always@(posedgeclk)if(key==1'b1)high<=high+1;elsehigh<=4'b0;always@(posedgeclk)beginif(high==4'b1000)ckey<=1'b1;elseif(low==4'b1000)ckey<=1'b0;elseckey<=ckey;endendmodule三數(shù)字鐘軟件設(shè)計及原理說明3.1CPLD內(nèi)部模塊劃分根據(jù)硬件電路圖所標(biāo)注的CPLD的引腳及其所連接的輸入輸出，分析外界電路給CPLD以提供的信號以及這些信號通過CPLD模塊后要輸出的信號，CPLD的輸入輸出如下圖所示：圖3-1-1CPLD引腳及輸入輸出分布外界輸入信號通過CPLD后輸出七段碼以及數(shù)碼管顯示控制信號，所以CPLD內(nèi)部模塊要分別實現(xiàn)時間調(diào)節(jié)功能，計時功能、數(shù)碼管顯示功能以及8421BCD碼轉(zhuǎn)化為七段碼功能，因此CPLD內(nèi)部模塊劃分如下：外界信號輸入七段碼輸出控制信號輸出計時模塊：通過該模塊數(shù)字鐘能正常計時，共需要六位計數(shù)器，分別記時分秒的個位和十位，要考慮到時間調(diào)節(jié)模塊輸入的控制信號，實現(xiàn)幾個狀態(tài)之間的轉(zhuǎn)換數(shù)碼管顯示模塊：時間信號通過該模塊要實現(xiàn)六位時間信號在相應(yīng)控制信號有效下依次輪流顯示，以及產(chǎn)生小數(shù)點控制信號和調(diào)節(jié)位閃爍的控制信號時間調(diào)節(jié)模塊：該模塊要通過按鍵控制數(shù)字鐘的時間狀態(tài)，通過該模塊的控制信號控制計數(shù)器實現(xiàn)正常計數(shù)以及調(diào)節(jié)時分秒的功能8421BCD碼轉(zhuǎn)化為七段碼模塊：通過該模塊輸入四位的bcd外界信號輸入七段碼輸出控制信號輸出計時模塊：通過該模塊數(shù)字鐘能正常計時，共需要六位計數(shù)器，分別記時分秒的個位和十位，