CMOS邏輯電路動態(tài)邏輯電路的特點預(yù)充─求值的動態(tài)CMOS電路多米諾CMOS電路CMOS電路第7章動態(tài)CMOS邏輯電路靜態(tài)電路vs.動態(tài)電路

動態(tài)電路是指電路中的一個或多個節(jié)點的值是由存儲在電容上的電荷來決定的；

靜態(tài)電路是指電路的所有節(jié)點都有到地或到電源的電阻通路；第7章動態(tài)CMOS邏輯電路靜態(tài)邏輯vs.動態(tài)邏輯靜態(tài)邏輯

穩(wěn)定的輸入信號使MOS管保持在導(dǎo)通或截止狀態(tài)，維持穩(wěn)定的輸出狀態(tài)，信號可長期保持；動態(tài)邏輯

即使撤掉輸入信號，輸出狀態(tài)在一定時間內(nèi)仍可保持，但最終不能長期保持。

撤掉輸入信號，則輸出信號不存在。利用電容的存儲效應(yīng)來保存信息；第7章動態(tài)CMOS邏輯電路CMOS動態(tài)邏輯的特點比CMOS邏輯晶體管數(shù)少，減小了芯片面積；提高電路工作速度；比靜態(tài)邏輯快，比類NMOS邏輯功耗低；仍是CMOS邏輯，為無比邏輯；第7章動態(tài)CMOS邏輯電路動態(tài)邏輯vs.CMOS邏輯優(yōu)點:

管子數(shù)少，面積小，速度快；產(chǎn)生泄漏電流，影響動態(tài)節(jié)點的信號保持；缺點：出現(xiàn)電荷分享現(xiàn)象，造成信號丟失；需要時鐘信號控制電路的工作，增加設(shè)計難度；第7章動態(tài)CMOS邏輯電路預(yù)充?求值動態(tài)邏輯vs.類NMOS邏輯

可以說是在類NMOS電路的基礎(chǔ)上發(fā)展起來的。

也是只用一個NMOS(或PMOS)邏輯塊實現(xiàn)邏輯功能，而把另一邏輯塊用單個PMOS(或NMOS)管代替。

不同的是負載管不是常通的，而是受時鐘信號的控制；而且對邏輯功能塊也增加了時鐘信號的控制。第7章動態(tài)CMOS邏輯電路預(yù)充─求值的動態(tài)CMOS電路第7章動態(tài)CMOS邏輯電路預(yù)充?求值動態(tài)電路的基本構(gòu)成

把靜態(tài)CMOS邏輯直接轉(zhuǎn)換為類NMOS邏輯，再把類NMOS電路中的常通PMOS負載器件改換為由一時鐘信控制的PMOS負載管。

(b)類NMOS電路PulldownNetwork

AB(a)CMOS靜態(tài)電路第7章動態(tài)CMOS邏輯電路當(dāng)時，PMOS管導(dǎo)通，對輸出節(jié)點的負載電容充電，使輸出上升為高電平，在預(yù)充階段電路并不實現(xiàn)要求的邏輯功能，這段輸出是“不真”的。當(dāng)時，PMOS管截止，輸出電平根據(jù)輸入信號決定，這才是邏輯求值階段，右圖電路實現(xiàn)的是“或非”功能，若求值階段A=B=0則下拉通路不通，輸出保持預(yù)充的高電平；若求值階段A、B中有一個信號為“1”，則下拉通路導(dǎo)通，輸出結(jié)點電容放電，輸出為低電平。問題：若預(yù)充階段A、B中有一個信號為高電平“1”，則下拉通路也導(dǎo)通，不僅會使電路有直流功耗，而且使輸出達不到高電平，為了有足夠高的高電平，PMOS管要有足夠大的導(dǎo)電因子，這將增加電路面積。第7章動態(tài)CMOS邏輯電路求值晶體管

如不加該求值晶體管，則當(dāng)時鐘控制的PMOS器件在對輸出充電的過程中，可能會在上拉路徑和下拉路徑之間產(chǎn)生競爭。

在下拉路徑中增加一個用時鐘控制的NMOS管，則只在PMOS器件被關(guān)閉之后才導(dǎo)通，才可實現(xiàn)邏輯求值；故，該NMOS管又稱為求值晶體管。預(yù)充-求值動態(tài)電路第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路預(yù)充—求值動態(tài)電路的一般結(jié)構(gòu)（富NMOS/富PMOS電路）第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路對于富NMOS電路電路處于預(yù)充階段，Mp導(dǎo)通對輸出結(jié)點電容充電，由于Mn截止，下拉通路斷開，使輸出電平為高電平。

Mp截止，上拉通路斷開，由于Mn導(dǎo)通，下拉通路可以根據(jù)輸入信號求值，若A=B=1,則下拉通路導(dǎo)通，使輸出放電到低電平，否則保持預(yù)充的高電平。用一對受時鐘信號控制的NMOS管和PMOS管使上拉通路和下拉通路不能同時導(dǎo)通，因此是無比電路。第7章動態(tài)CMOS邏輯電路預(yù)充—求值動態(tài)電路的一般結(jié)構(gòu)（富NMOS電路）OutΦΦA(chǔ)BCMpMNonoff1offon(AB+C)In1In2PDNIn3MNMpΦΦOutCL預(yù)充–求值動態(tài)門的一般結(jié)構(gòu)預(yù)充–求值A(chǔ)OI動態(tài)門第7章動態(tài)CMOS邏輯電路預(yù)充-求值的動態(tài)CMOS與非門第7章動態(tài)CMOS邏輯電路預(yù)充—求值電路中的電荷分享問題

對于預(yù)充-求值的動態(tài)電路，若輸入信號在求值階段變化，可能會引起電荷分享問題，使輸出信號受到破壞。第7章動態(tài)CMOS邏輯電路對于預(yù)充-求值的動態(tài)電路，若輸入信號在求值階段變化，可能會引起電荷分享為題，使輸出信號受破壞。對于上圖電路，若要求在求值期間A=1,B=0，使輸出為高電平Vdd，如果信號A在以后才從“0”變到“1”，則會由于電荷分享使輸出高電平下降。當(dāng)時，電路處于預(yù)充階段，Mp導(dǎo)通對輸出結(jié)點充電，若A=B=0,則M1和M2都截止，中間結(jié)點電容C1不能被充電，Mp只對CL充電，使輸出為Vdd。當(dāng)時，電路處于求值階段，Mp截止，信號B仍然為0，M2截止，因此盡管Mn導(dǎo)通，下拉通路仍然斷開，輸出應(yīng)保持為高電平。但是在求值階段A信號從“0”變到“1”，使M1管導(dǎo)通，通過導(dǎo)通的M1，把CL和C1并聯(lián)在一起。在預(yù)充階段CL被充電使輸出Vout=Vdd，而C1沒被充電，V1=0，當(dāng)兩個電容并聯(lián)以后，將使CL上存儲的電荷向C1轉(zhuǎn)移，最終達到靜電平衡，使V1和Vout達到一個共同的平衡電平Vf。由于在求值階段Mp截止，不能對CL再充電，原來CL被預(yù)充的電荷現(xiàn)在要由CL和C1兩個電容分享，這就是預(yù)充-求值動態(tài)電路的電荷分享問題。第7章動態(tài)CMOS邏輯電路預(yù)充—求值電路的級連

當(dāng)用多級動態(tài)邏輯門去實現(xiàn)復(fù)雜功能時，不能用富NMOS與富NMOS直接級聯(lián)，對于富NMOS電路，輸出節(jié)點預(yù)充的高電平可以使下一級電路中的NMOS管導(dǎo)通，可能引起誤操作，破壞電路的正常輸出。第7章動態(tài)CMOS邏輯電路上圖是一個富NMOS的動態(tài)與非門和一個富NMOS的動態(tài)或非門級連的情況。在預(yù)充期間兩個電路下拉通路都斷開，Mp1和Mp2都導(dǎo)通，使結(jié)點電平V1和V2都達到高電平Vdd。在求值階段，若A=B=1,C=0,應(yīng)該使V1=0,V2=Vdd。但是由于V1從預(yù)充的高電平下降到低電平要通過3個串聯(lián)的NMOS管放電，V1下降需要一定的時間。在V1還沒有下降到Vtn以前，M3管仍然導(dǎo)通，M3和Mn2構(gòu)成了下拉通路使V2下降，當(dāng)V1下降到低電平時，使M3管截止后，V2停止下降，但是在求值階段Mp1和Mp2都截止，V2結(jié)點存儲的電荷得不到補充，V2電平下降后不能再恢復(fù)到合格的高電平，影響了電路的正常工作，因此不能用富NMOS動態(tài)電路與富NMOS電路直接級連。第7章動態(tài)CMOS邏輯電路

為了避免預(yù)充-求值動態(tài)電路在預(yù)充期間不真實輸出影響下一級電路的邏輯操作，富NMOS與富NMOS電路不能直接級聯(lián)，而是采取富NMOS和富PMOS交替級聯(lián)的方法，或者采用靜態(tài)反相器隔離，即采用多米諾電路。第7章動態(tài)CMOS邏輯電路時鐘信號的設(shè)計

動態(tài)短路必須有時鐘控制。時鐘信號的最高頻率由電路的充、放電時間限制；時鐘信號的最低頻率受存儲電荷保持時間限制。與靜態(tài)反相器上升時間相同n第7章動態(tài)CMOS邏輯電路時鐘頻率的限制

要使電路正常工作，時鐘信號為低電平時間必須大于電路上升時間；時鐘信號為高電平時間必須大于電路的下降時間。如果時鐘占空比為1：1，則半周期時間由充放電時間中較長的一個限制。

如果在求值時NMOS邏輯塊不存在導(dǎo)通通路，輸出為高，由于電路中存在各種泄漏電流，將輸出節(jié)點電容上存儲的電荷泄放，時間越長，電荷泄漏越多，高電平下降越顯著。如果允許高電平下降20%，則由此可以限定輸出最長保持時間。第7章動態(tài)CMOS邏輯電路時鐘信號的產(chǎn)生

真正的單向時鐘電路中，不存在兩相時鐘偏移引起的信號競爭問題。但是會由于時鐘信號延遲引起各個部分工作的不同步。對于小的局部電路模塊，時鐘信號線的Rc延遲很小，影響不大；但是對于整個芯片來說，時鐘信號線的RC延遲將變得不可忽略，會嚴重影響整個數(shù)字系統(tǒng)的可靠工作。因此，對時鐘信號線要精心設(shè)計。由于時鐘信號要控制芯片上各部分電路工作，因此扇出系數(shù)非常大。為提高驅(qū)動能力，并避免由于負載不均勻引起到達各個電路的時鐘延遲不一致，時鐘信號必須經(jīng)過多級反相器構(gòu)成的緩沖器，而且采用樹狀結(jié)構(gòu)。

第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路多米諾（Domino）CMOS電路第7章動態(tài)CMOS邏輯電路多米諾（Domino）CMOS電路

多米諾CMOS電路由一級預(yù)充-求值動態(tài)邏輯門加一級靜態(tài)CMOS反相器構(gòu)成。由于經(jīng)過反相器輸出，提高了輸出驅(qū)動能力，也解決了富NMOS與富NMOS動態(tài)電路不能直接級聯(lián)的問題。第7章動態(tài)CMOS邏輯電路多米諾（Domino）CMOS電路Φ=0是預(yù)充階段，使V1為高電平，輸出低電平；當(dāng)Φ=1時，若A=B=1，則M1，M2和MN1構(gòu)成下拉通路導(dǎo)通，使V1放電到低電平，反相后輸出高電平。若兩個信號不全為高，則輸出保持為低電平。第7章動態(tài)CMOS邏輯電路多米諾CMOS電路的特點

由于富NMOS多米諾電路在預(yù)充期間的輸出為低電平，它不會使下級NMOS管導(dǎo)通，因此富NMOS的多米諾電路直接級聯(lián)不會影響下一級電路正常工作。第7章動態(tài)CMOS邏輯電路時，所有PMOS負載管都導(dǎo)通，使每一級動態(tài)電路的輸出結(jié)點都被充電到高電平即V1=V2=V3=V4=Vdd。時，多米諾電路根據(jù)輸入信號求值，若輸入信號是A=B=C=D=E=1,第1級下拉通路導(dǎo)通，使V1下降到0；V1的低電平經(jīng)過反相器反相后使第2級的M3導(dǎo)通，由于C=1,M4也導(dǎo)通，第2級下拉通路導(dǎo)通，使V2下降到0，V2的低電平反相后加到第3級的輸入管，又使第3級下拉通路導(dǎo)通，引起V3下降，如此一級級連鎖反應(yīng)，就像推倒多米諾骨牌一樣，也正是電路名稱的由來。第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路在預(yù)充期間，V1和V2都達到高電平Vdd，由于預(yù)充期間多米諾電路的輸出為低電平，使M3截止，中間結(jié)點電容Cy不能被充電，只有輸出結(jié)點電容Cx被充電。在求值期間，若A=B=1,C=0,求值結(jié)果應(yīng)該使V1=0,V2=Vdd，V1的低電平經(jīng)反相器反相后加到M3上，使M3導(dǎo)通，而M4截止。導(dǎo)通的M3使Cx和Cy并聯(lián)，引起它們之間電荷的再分配，電荷再分配的結(jié)果使V2最終達到一個最小值V2min。且其中V2(0)=Vdd是Cx預(yù)充電平，Vy(0)=0是結(jié)點y在電荷再分配前的初始電平，上式V2min是最壞情況下V2可能下降的最小值，由于電荷再分配開始時M3工作在飽和區(qū)，隨著Vy的上升，有可能使M3截止，使電荷再分配過程被迫停止。在這種情況下V2和Vy不能達到統(tǒng)一的平衡電平，可以根據(jù)電荷守恒定律求出V2最終達到的極小值因為，當(dāng)Vy上升到（Vdd-Vtn）時M3截止。第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路為了克服電荷的分享以及電荷泄漏引起的動態(tài)電荷輸出結(jié)點的高電平下降，可以在多米諾電路中增加一個PMOS反饋管。當(dāng)結(jié)點V1在保持高電平時，多米諾電路輸出為低電平，使反饋管Mf導(dǎo)通，可以補充CL電荷的減少，不過，由于Mf導(dǎo)電因子不能太大，對電容充電速度非常緩慢，對電荷再分配引起的V1下降的改善不是太明顯，但是對提高電路的保持時間有明顯的作用，在較低的時鐘頻率下可以維持輸出電平的穩(wěn)定。如果在求值階段V1應(yīng)該下降到低電平，由于Mf在V1下降的初期仍然導(dǎo)通，為了不使動態(tài)電路的下降時間受到影響，一般要求其中m是V1放電通路中總的串聯(lián)管子的數(shù)目。對于中間結(jié)點電容較大的情況，應(yīng)該增加對中間結(jié)點預(yù)充電的管子，即采用多個預(yù)充電管的多米諾電路結(jié)構(gòu)。多個充電管結(jié)構(gòu)可以更有效地克服電荷分享帶來的危害第7章動態(tài)CMOS邏輯電路多輸出多米諾電路一個復(fù)雜的邏輯功能塊可以看作由多個子邏輯塊串、并聯(lián)組成。不僅可以將動態(tài)電路中整個邏輯塊的結(jié)果經(jīng)反相器輸出，還可以將其中子邏輯塊的結(jié)果也經(jīng)過反相器輸出。第7章動態(tài)CMOS邏輯電路多輸出多米諾電路實現(xiàn)4位進位鏈第7章動態(tài)CMOS邏輯電路上頁圖為進位鏈電路進位鏈是根據(jù)每位得到的進位產(chǎn)生信號Gi和進位傳遞信號Pi以及低位的進位信號Ci-1來決定的本位的進位輸出。即只要兩個nmos管串聯(lián)再和一個nmos管并聯(lián)即可，如果把低位的輸出作為一個子邏輯塊，則高一位的進位輸出只要再串聯(lián)一個nmos管Pi，然后再并聯(lián)一個nmos管Gi即可，這樣一位位向上迭加很容易用多輸出多米諾電路實現(xiàn)多位的進位鏈。第7章動態(tài)CMOS邏輯電路時鐘同步CMOS電路(C2MOS)第7章動態(tài)CMOS邏輯電路時鐘同步CMOS電路(C2MOS)ΦΦMn1Mp1INVDDMp2Mn2VoutCLCA

在靜態(tài)CMOS邏輯門的上拉和下拉通路中分別增加一個受反相時鐘控制的P管和N管，構(gòu)成一與時鐘同步的CMOS邏輯門；

這種時鐘同步的CMOS反相器不是按照預(yù)充-求值的方式，而是求值-保持；

第7章動態(tài)CMOS邏輯電路時鐘同步CMOS電路的工作原理ΦΦMn1Mp1InVDDMp2Mn2OutCL

時，求值階段：

CMOS邏輯門正常工作，實現(xiàn)邏輯求值；

時，保持階段：

CMOS電路停止求值，依靠結(jié)點電容保持信息；工作方式：

求值―保持

HoldonEvaluateclockInOutHoldonEvaluate第7章動態(tài)CMOS邏輯電路時鐘同步CMOS電路的級聯(lián)兩級時鐘CMOS電路要交替級聯(lián)，時鐘互為反相，使相鄰兩級電路分別處于保持和求值階段，以避免信號競爭。ΦΦMn1Mp1INVDDMp2Mn2ΦΦMn1Mp1VDDMp2Mn2Out2CLOut1Out1:HoldOut2:EvalOut1:EvalOut2:HoldclockInOut1:HoldOut2:EvalOut1:EvalOut2:HoldOut1Out2第7章動態(tài)CMOS邏輯電路時鐘同步CMOS電路中的電荷共享

時，求值階段：同理，CL和CA間的電荷共享會使應(yīng)保持為0的輸出低電平上升。ΦΦMn1Mp1INVDDMp2Mn2OutCLCBCA

時，保持階段：

若輸入為0，則輸出結(jié)點電容CL被充電為VDD；此時由于Mn1導(dǎo)通，Mn2截止，內(nèi)部結(jié)點電容CB被放電至0；

若此時輸入由01，則Mn2導(dǎo)通，Mn1截止，電容CL和CB并聯(lián)，發(fā)生電荷共享，使應(yīng)保持為高電平的輸出電平下降；第7章動態(tài)CMOS邏輯電路

電路中電荷共享的解決

將時鐘控制的一對MOS管接到輸出結(jié)點上；

時，求值階段：

若輸入為0，則輸出結(jié)點電容CL被充電為VDD；ΦΦMn2Mp2INVDDMp1Mn1OutCLCBCA同理，CL和CA間也不會發(fā)生電荷共享使應(yīng)保持為0的輸出低電平上升；

時，保持階段：

此時由于Mn1導(dǎo)通，Mn2截止，內(nèi)部結(jié)點電容CB與CL間共享，但此時上拉支路導(dǎo)通，可持續(xù)充電；

若此時輸入由01，則Mn2導(dǎo)通，但Mn1截止，電容CL和CB間不會發(fā)生電荷共享；第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路第7章動態(tài)CMOS邏輯電路在CMOS靜態(tài)邏輯門的輸入端增加時鐘控制的

CMOS傳輸門也可以實現(xiàn)時鐘同步CMOS電路；

電路的另一種形式InOut第7章動態(tài)CMOS邏輯電路時鐘同步CMOS電路的特點保持了靜態(tài)CMOS電路的對稱和互補性能；輸出可與任何電路的輸入端級聯(lián)；輸入可接受任何電路的輸出信號；第7章動態(tài)CMOS邏輯電路NORA和TSPC電路第7章動態(tài)CMOS邏輯電路兩相時鐘信號偏移引起的信號競爭

動態(tài)時鐘電路中常采用兩相時鐘Φ和Φ；它們的延遲可能不同；或：負載可能不匹配；造成兩相時鐘的偏移

使Φ和Φ

在某一時刻為相同的值；

導(dǎo)致電路出現(xiàn)信號競爭；

電路無法正常工作；第7章動態(tài)CMOS邏輯電路下圖為利用時鐘控制的傳輸門作為動態(tài)寄存，實現(xiàn)流水線操作，以提高系統(tǒng)的工作速度，如果兩相時鐘發(fā)生偏移，出現(xiàn)和都是“0”或都是“1”，這將使兩個傳輸門同時導(dǎo)通，造成信號競爭。如圖兩相時鐘都為“1”的情況，兩個傳輸門中的NMOS管都導(dǎo)通，新的數(shù)據(jù)經(jīng)過第一個傳輸門送入邏輯功能塊進行操作，其結(jié)果經(jīng)第二個傳輸門向下級傳送，而同時上次操作結(jié)果也在通過第二個傳輸門向下級傳送，從而造成信號競爭。如果時鐘偏移量大于邏輯電路的延遲時間，電路將無法工作。時鐘偏移引起信號競爭第7章動態(tài)CMOS邏輯電路避免信號競爭的設(shè)計精心設(shè)計時鐘信號的路徑，盡量減小時鐘的偏移；改進動態(tài)電路的結(jié)構(gòu)設(shè)計，使其不受時鐘偏移的影響；這種電路稱為無競爭動態(tài)電路（norace，NORA）。第7章動態(tài)CMOS邏輯電路NORA動態(tài)CMOS電路基本結(jié)構(gòu)由預(yù)充―求值的富NMOS邏輯和富PMOS邏輯交替級聯(lián)構(gòu)成一動態(tài)邏輯級；富NMOS邏輯級和富PMOS邏輯級的時鐘控制互為反相；最后再級聯(lián)一時鐘同步CMOS反相器作為鎖存器。第7章動態(tài)CMOS邏輯電路NORA電路是利用反相器作鎖存器，把預(yù)充-求值的動態(tài)邏輯電路和鎖存器結(jié)合起來。當(dāng)（）時，前2級動態(tài)電路處于預(yù)充階段，而鎖存器上、下拉通路都斷開，處于保持階段。當(dāng)（）時，前2級動態(tài)電路都處于求值階段，求值結(jié)果送入，鎖存器根據(jù)輸入信號求值。由于整個電路是在期間求值，這個電路就稱為相塊，類似地也可以構(gòu)成相塊NORA電路塊。第7章動態(tài)CMOS邏輯電路

相CMOSNORA邏輯np-CMOSLogicpblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3

LogicOut3第7章動態(tài)CMOS邏輯電路

相NORA動態(tài)CMOS電路工作原理時，保持階段：結(jié)點out1通過Mp1預(yù)充電至VDD，而結(jié)點out2通過

Mn2預(yù)放電至0；時鐘同步CMOS電路不工作，處于保持狀態(tài)；工作方式：預(yù)充―求值和求值―保持的結(jié)合

時，求值階段：

富NMOS級和富PMOS級結(jié)束預(yù)充電過程，進入邏輯求值階段；時鐘同步CMOS電路將輸入信號反相輸出；整個電路在期間求值，故稱為相塊；第7章動態(tài)CMOS邏輯電路NORA動態(tài)CMOS電路工作原理在時鐘信號由低變換至高時，所有級聯(lián)的NMOS邏輯級和PMOS邏輯級一個接一個地定值；對于時鐘同步CMOS鎖存器，在求值階段實際上只有一相時鐘起作用；故C2MOS反相器的輸出不會受到前級預(yù)充電信號的干擾，也不會受到時鐘和信號偏移的影響，因此避免了信號競爭。第7章動態(tài)CMOS邏輯電路NORACMOS邏輯的特點每個動態(tài)邏輯級的輸出不需要靜態(tài)CMOS反相器，且與多米諾邏輯兼容；交替級聯(lián)可實現(xiàn)一個流水線操作的復(fù)雜系統(tǒng)；

流水線系統(tǒng)的交替段可處理連續(xù)的輸入數(shù)據(jù)。由于采用了時鐘同步CMOS鎖存器，使前級電路模塊輸出保持不變時后級電路模塊求值，保證了輸入和輸出信號的穩(wěn)定。clock第7章動態(tài)CMOS邏輯電路NORACMOS邏輯的交替級聯(lián)含相段和相段；富NMOS級由時鐘信號控制，富PMOS級由反相時鐘信號控制；兩相控制的邏輯塊交替級連；第7章動態(tài)CMOS邏輯電路pblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的段定值發(fā)生在Φ=1期間；第7章動態(tài)CMOS邏輯電路pblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的段定值發(fā)生在Φ=0期間；第7章動態(tài)CMOS邏輯電路真單相時鐘電路

（TSPC，turesinglephaseclock）在NORA的基礎(chǔ)上發(fā)展起來，但每一級只采用一種MOS管網(wǎng)絡(luò)和一相時鐘驅(qū)動；避免了信號的交疊或偏移，故可避免信號的競爭；減少了時鐘信號，電路簡化，可提高工作速度；第7章