32位流水線型乘法器的設(shè)計與仿真

1基于生物活性的乘法器設(shè)計在處理器設(shè)計中，由于脾虛法的性能限制了整個處理器的性能。由于乘法器執(zhí)行命令需要很長時間，因此更多的命令被放置在保留站中等待操作數(shù)。在這項工作中，我們設(shè)計了一種脾虛法，使用改進(jìn)的both算法來減少各種累積的數(shù)量，并使用4-2和3-2相結(jié)合的壓縮結(jié)構(gòu)來加速部分積的壓縮。最后，根據(jù)每個部分的延遲，添加線程記錄。乘法器的結(jié)構(gòu)是數(shù)據(jù)輸入=booth編碼=本地積分生動器=>鄭和。2boolh編碼的選擇傳統(tǒng)型booth編碼采用基2的形式:,對于n位的乘數(shù)B,產(chǎn)生n個部分積.改進(jìn)型booth編碼采用基4的形式:,對于n位的乘數(shù)B,產(chǎn)生n/2個部分積,因此與傳統(tǒng)型booth編碼相比,運算效率將更加高效.其他編碼方式如基8booth編碼,對于n位的乘數(shù)B,產(chǎn)生n/3個部分積,部分積數(shù)目較booth基4編碼產(chǎn)生的部分積數(shù)目少,但對于被乘數(shù)A的操作中,出現(xiàn)了±3A,無法使部分積通過移位等簡單方式實現(xiàn),因此這將使部分積的生成電路變得較為復(fù)雜.綜合考慮,本文中選擇基4booth編碼的方式來生成部分積.3部分積生成電路單元的改進(jìn)采用基4booth編碼的編碼方式及其對應(yīng)控制信號如表1所示.其中+1與+2分別表示被乘數(shù)的1倍與2倍,-1與-2分別表示被乘數(shù)1倍并求反加1、被乘數(shù)2倍并求反加1.在文獻(xiàn)中,編碼實現(xiàn)電路及部分積生成電路采用圖1的形式.在本文中,使用的編碼方式與部分積生成電路如圖2所示.與文獻(xiàn)中的實現(xiàn)方式相比較可知,本文中使用的編碼方式(圖2)中簡化了一個異或非門,同時,在部分積生成電路單元中,改由兩個與門、一個或門和一個異或門來實現(xiàn).與文獻(xiàn)中相比,總體上簡化了一個異或非門.由于編碼單元與部分積生成電路單元使用次數(shù)較多,因此,這一改進(jìn)將會優(yōu)化電路的版圖面積.此外,對于部分積為-2*A*2^2n或-1*A*2^2n的形式,需要對被乘數(shù)所有位數(shù)取反加1,對于其中的加1這一操作,如果在被乘數(shù)取反之后立馬進(jìn)行,則會增加部分積生成過程中的延遲,影響運算速度.因此,本文中將加1的這一操作保留至下一個部分積的0位上去,如圖3所示,如果pp0需要取反加1,則pp0=~A;pp1=1′b1;其中pp1對應(yīng)于pp0.即如果部分積生成中需要取反加1,則c=1,不需要則c=0.通過以上方法,在部分積相加過程中,加1操作將會完成,以此可以減小部分積生成過程中的延遲.4部分積的符號擴(kuò)展乘法器中符號擴(kuò)展分為乘數(shù)的符號擴(kuò)展和部分積的符號擴(kuò)展兩部分.(1)乘數(shù)的符號擴(kuò)展:為將帶符號數(shù)間的乘法與不帶符號數(shù)間的乘法區(qū)別開來,需要對乘數(shù)的符號位進(jìn)行擴(kuò)展.假設(shè)被乘數(shù)為A[31:0],乘數(shù)為B[31:0],如果為帶符號數(shù)的乘法,則需要對乘數(shù)B的符號位進(jìn)行擴(kuò)展:擴(kuò)展兩位則可以滿足基4booth算法對位數(shù)的要求,即:B=B=B;如果為不帶符號數(shù)的乘法,則B=B=1′b0.(2)部分積的符號擴(kuò)展:由于需要將被乘數(shù)也進(jìn)行符號擴(kuò)展,即在被乘數(shù)的高位補(bǔ)兩位符號位,因此部分積中的數(shù)據(jù)即為補(bǔ)碼形式.擴(kuò)展的符號位在部分積的加法運算中要消耗相當(dāng)大的硬件資源,因此,將對部分積的符號位再次進(jìn)行擴(kuò)展,以8×8產(chǎn)生的四個部分積為例,如圖3所示.即將部分積pp0從[7:0]擴(kuò)展到[15:0],[15:8]全部為1,pp1、pp2、pp3與pp0類同.如果將此擴(kuò)展的部分積直接相加,也將消耗大量資源,由于擴(kuò)展的值全部為固定值1,因此可以將所有的1相加,將結(jié)果作為部分積pp4,改動后由圖3左變?yōu)閳D3右.對于32×32的乘法器來說,部分積的符號擴(kuò)展部分的總和pp17為pp17=(2^34-1)-(2^0-1)+(2^34-1)-(2^2-1)+(2^34-1)-(2^4-1)+…+(2^34-1)-(2^32-1),由于運算結(jié)果為64位,則取低32位即可,即:由于pp17與pp16是對齊的,因此需要對pp16中傳給pp17的c位做特殊處理,由于pp17為固定值,因此pp17的高29位仍為固定值,低3位根據(jù)c的值選擇是3′b100還是3′b011.由于符號擴(kuò)展全部為1,即表示各個部分積為負(fù)值,因此如果生成的部分積為正值,則令圖3中的y=1即可,如果生成的部分積為負(fù)值,則y=0.因此對于32×32的乘法器,符號擴(kuò)展后增加了兩個部分積,使部分積的總數(shù)變?yōu)?8個,由于c和y的加入,除部分積pp0、pp16為33位、pp17為32位之外,其他部分積都為34位.對于pp16與pp17的處理可以節(jié)省版圖面積.5部分積加權(quán)電路在本文中,部分積相加部分主要考慮部分積的個數(shù)以及使用的壓縮器的延遲.在部分積的相加過程中,通常使用3-2壓縮器與4-2壓縮器.其中3-2壓縮器即帶進(jìn)位的一位全加器,4-2壓縮器可以使用兩個3-2壓縮器實現(xiàn),如圖4左所示.對于圖4左的結(jié)構(gòu),可以根據(jù)其邏輯表達(dá)式進(jìn)行化簡,使得:改進(jìn)后的4-2壓縮器如圖4右所示.由于該乘法器中部分積總共有18個,因此如果像文獻(xiàn)中完全采用4-2壓縮器對部分積進(jìn)行相加運算的話,需要先對其中的16個部分積進(jìn)行相加運算,通過3級4-2壓縮器得到1個偽和、1個偽進(jìn)位的結(jié)果,再將這兩個結(jié)果與剩余的2個部分積通過4-2壓縮器進(jìn)行相加,得到最終的cout與sum,將cout與sum通過超前進(jìn)位加法器進(jìn)行相加,則可以得到最終的結(jié)果.采用這種方法在部分積相加的過程中需要經(jīng)過4級4-2壓縮器相加.在本文中,考慮到有18個部分積,4-2壓縮器不能剛好完全壓縮,因此第一級采用3-2壓縮器,剛好使18個部分積完全壓縮,并產(chǎn)生12個中間結(jié)果,再通過一級4-2壓縮器與一級3-2壓縮器后得到4個中間結(jié)果,再通過最后一級4-2壓縮器后,即得到兩個中間結(jié)果,最后通過超前進(jìn)位加法器,即可得到最后的運算結(jié)果,部分積相加電路結(jié)構(gòu)采用Wal-lace樹型結(jié)構(gòu)如圖5所示.對應(yīng)位少于3個數(shù)的,采用1位全加器或直接連線來實現(xiàn),以此減小部分積壓縮電路的面積.6級流水線結(jié)構(gòu)由于本文的乘法器是所設(shè)計的超標(biāo)量處理器中的一部分,為滿足運算結(jié)果的需求時間與保留站個數(shù)的限制,在該乘法器中加入流水線結(jié)構(gòu).流水線插入級數(shù)的數(shù)目根據(jù)電路的延遲與以上兩個條件來決定.在GSMC0.18μm工藝下,使用SynopsysDC進(jìn)行綜合,在不添加最后一級加法器的情況下,該乘法器worstdelay為6.02ns,bestdelay為2.53ns,加入非流水線結(jié)構(gòu)的超前進(jìn)位加法器后,得到的worstdelay為23.83ns,bestdelay為9.950ns,可見最后一級加法器的延遲對整個乘法器的性能有很大影響.根據(jù)之前測得的延遲數(shù)據(jù),插入三級流水線寄存器,構(gòu)成四級流水線結(jié)構(gòu),這樣將大大減少在保留站中等待的指令的完成時間,綜合后的總面積為107702.18μm２,其中組合電路面積為89340.45μm２.與文獻(xiàn)相比,考慮到后續(xù)的布局布線,該結(jié)果中組合電路的面積仍較為理想.使用Modelsim對乘法器進(jìn)行仿真,結(jié)果如圖6所示,可以看出在乘數(shù)與被乘數(shù)輸入四個周期之后,即可得到輸出結(jié)果.如果在保留站中存有多條乘法指令需要執(zhí)行,采用流水線結(jié)構(gòu)之后,則可以每個時鐘周期執(zhí)行一條新的指令,這將大大提高保留站中的指令完成速度,對處理器的性能提升有很大幫助.該乘法器使用XilinxISE10.1的Spartan3E的FPGA模型進(jìn)行了綜合驗證,在不加流水線結(jié)構(gòu)的情況下,該乘法器的最大延遲為25.288ns,其中布線延遲占到近55%.與文獻(xiàn)相比較,性能大幅提高,在加入流水線結(jié)構(gòu)之后該乘法器的時鐘頻率可以最高達(dá)200.08MHz.考慮到FPGA的lut單元內(nèi)部的門在編譯過程中不能完全利用,對布局布線將會產(chǎn)生影響,因此如果將該乘法器在ASIC上實現(xiàn),則性能又將會獲得提升.7延遲與