第二章計算機(jī)硬件基礎(chǔ)(2)

本章主要分兩個部分講解：組合邏輯電路時序邏輯電路2.3時序邏輯電路及部件基本概念一、觸發(fā)器二、寄存器三、移位寄存器四、計數(shù)器時序邏輯電路基本概念時序邏輯電路的輸出不僅與當(dāng)時的輸入狀態(tài)有關(guān)，而且還與電路在此以前的輸入/輸出狀態(tài)有關(guān)，因此時序電路內(nèi)必須要有能存儲信息的記憶元件——觸發(fā)器。觸發(fā)器是構(gòu)成時序電路的基礎(chǔ)，它可以儲存一位二進(jìn)制信息。時鐘（clock）信號：決定了時序邏輯電路的狀態(tài)改變發(fā)生在什么時刻。時鐘信號是不受其它任何輸入信號或電路狀態(tài)的影響，一般為周期性信號。時鐘周期：指時鐘信號某一上升沿（或下降沿）到下一上升沿（或下降沿）的時間，即時鐘周期等于時鐘頻率的倒數(shù)。一、觸發(fā)器1、電平觸發(fā)方式的觸發(fā)器2、邊沿觸發(fā)方式的觸發(fā)器1、電平觸發(fā)方式的觸發(fā)器特點(diǎn)：觸發(fā)器只在時鐘信號C為觸發(fā)約定電平高電平（或低電平）時，才接收輸入數(shù)據(jù)D（至Q端），否則，觸發(fā)器狀態(tài)保持不變。在時鐘信號C為觸發(fā)約定電平時，輸出Q端的狀態(tài)隨著輸入端D的變化而變化；電平觸發(fā)方式觸發(fā)器又稱為D鎖存器，主要用作存儲器的地址鎖存器，以使CPU發(fā)出的地址在整個存儲器讀或?qū)懼芷诒３址€(wěn)定不變。1、電平觸發(fā)方式的觸發(fā)器C：時鐘信號D：數(shù)據(jù)輸入信號Q：輸出信號，代表觸發(fā)器的狀態(tài)，即儲存了0/1Q＃：反相輸出信號2、邊沿觸發(fā)方式的觸發(fā)器特點(diǎn)：觸發(fā)器只在時鐘脈沖CP的約定邊沿（上升沿或下降沿）來到時，才接收輸入數(shù)據(jù)D（至Q端），否則，觸發(fā)器狀態(tài)保持不變。在時鐘信號C為高電平或者低電平時，輸出Q端的狀態(tài)不會隨著輸入端D的變化而變化；常用的正邊沿觸發(fā)器之一就是D觸發(fā)器，由于它在CP上升沿以外時間出現(xiàn)在D端的數(shù)據(jù)變化和干擾信號不會被接收，因此具有很強(qiáng)的抗干擾能力而得到廣泛應(yīng)用。它一般可用來組成寄存器、計數(shù)器和移位寄存器等。2、邊沿觸發(fā)方式的觸發(fā)器CP：時鐘信號 D：數(shù)據(jù)輸入RD＃：異步清零端，任何時間該信號為0，則Q端必清零SD＃：異步置位端，任何時間該信號為0，則Q端必置1Q：輸出信號，代表觸發(fā)器的狀態(tài)；Q＃：反相輸出信號二、寄存器功能：存儲二進(jìn)制信息。組成：由一組觸發(fā)器組成，所有觸發(fā)器采用同一個時鐘信號或其他控制信號，以便進(jìn)行統(tǒng)一的打入或其他控制操作。由n位觸發(fā)器構(gòu)成的寄存器稱為n位寄存器，它可以存儲n位二進(jìn)制信息。按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩大類帶清零端的4位寄存器工作原理：當(dāng)時鐘脈沖CP到來時，寄存器的輸入數(shù)據(jù)（D3～D0）同時打入寄存器，即輸入→存放→輸出到寄存器的輸出端（Q3～Q0）。CLR＃：寄存器清零信號，為低電平時，寄存器的輸出端清為零。帶清零端的8D觸發(fā)器74LS273芯片MR＃：清零信號，當(dāng)為低電平時，無論輸入D是什么，輸出Q均為0。CP：寄存器打入脈沖信號，當(dāng)CP來一上升沿，則將輸入端D數(shù)據(jù)打到輸出端Q，并在下一上升沿來到之前，Q端保持不變。三、移位寄存器功能：對數(shù)據(jù)進(jìn)行移位。組成：由多個觸發(fā)器組成，一個觸發(fā)器的輸出接到另一個觸發(fā)器的輸入，當(dāng)公共時鐘信號CP上升沿時，所有觸發(fā)器的輸出均寫入相鄰的下一個觸發(fā)器中，從而實現(xiàn)移位。通常，移位寄存器同時具備置數(shù)、左移、右移等功能。DR是數(shù)據(jù)輸入端，它在CP脈沖（移位脈沖：上升沿）的作用下，輸入數(shù)據(jù)逐個地輸入寄存器狀態(tài)方程為：三、移位寄存器由D觸發(fā)器構(gòu)成的移位寄存器101000101000101001010上升沿有效DR端稱為串行輸入端，Q2端稱為串行輸出端移位過程：

移位脈沖串行輸入并行輸出串行輸出移位過程，Q0、Q1、Q2的波形相同，依次滯后一個CP的周期在CP上升沿時，DR端數(shù)據(jù)依次移入寄存器、數(shù)據(jù)依次右移三、移位寄存器74LS299移位寄存器芯片：三、移位寄存器74LS299信號：S1S0：功能選擇MR＃：清零OE1OE2：輸出使能，內(nèi)部觸發(fā)器的輸出Q送到外部數(shù)據(jù)線I/OI/O0～I(xiàn)/O7：數(shù)據(jù)線，當(dāng)“并行置數(shù)”時，為輸入信號線，其他功能下，均為輸出信號線（即為觸發(fā)器的輸出Q）。DS0：右移時，將其移入最高位Q0。Q7：右移時，最低位從Q7移出。DS7：左移時，將其移入最低位Q7。Q0：左移時，最高位從Q0移出。四、計數(shù)器功能：對某個信號計數(shù)。通常將該信號作為計數(shù)器的時鐘信號；每來一個時鐘信號，計數(shù)器就加1（或者減1）。分類：按時鐘作用方式來分：同步計數(shù)器：各觸發(fā)器使用同一時鐘信號，結(jié)構(gòu)較為復(fù)雜，速度快異步計數(shù)器：高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供的，又稱為行波進(jìn)位計數(shù)器，結(jié)構(gòu)簡單，速度慢。同步計數(shù)器：計數(shù)器中各觸發(fā)器的時鐘信號由同一脈沖提供，各觸發(fā)器的翻轉(zhuǎn)同步進(jìn)行。同步計數(shù)器四、計數(shù)器異步計數(shù)器：高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供。異步計數(shù)器邊沿JK觸發(fā)器為下降沿觸發(fā)，下圖為由JK觸發(fā)器組成的4位異步二進(jìn)制加法計數(shù)器四、計數(shù)器由JK觸發(fā)器組成的4位異步二進(jìn)制加法計數(shù)器四、計數(shù)器四、計數(shù)器按功能分：加法計數(shù)器：＋1計數(shù)減法計數(shù)器：－1計數(shù)可逆計數(shù)器：即可＋1計數(shù)又可－1計數(shù)按進(jìn)位制分：二進(jìn)制計數(shù)器：低位觸發(fā)器逢2進(jìn)1。十進(jìn)制計數(shù)器：采用BCD碼計數(shù)。在計算機(jī)中使用的大多是同步二進(jìn)制計數(shù)器，用來作為程序計數(shù)器PC。74LS1614位二進(jìn)制計數(shù)器特性：4位二進(jìn)制、同步、帶進(jìn)位輸出的加法計數(shù)器功能：置數(shù)、清零、加1計數(shù)、保持信號：CLR：異步清零信號LOAD：置數(shù)控制信號，為低電平時，在時鐘脈沖CLK上跳沿，將輸入信號D～A打入計數(shù)器QD～QAENP、ENT：計數(shù)使能信號，都為高電平時，＋1計數(shù)RCO：進(jìn)位輸出信號，當(dāng)計數(shù)器加1計數(shù)到1111（即15）時，下一個時鐘上升沿則使計數(shù)器輸出QD～QA變?yōu)?000，此時RCO輸出一個時鐘周期的高電平，用于芯片串聯(lián)時提供進(jìn)位；兩片74LS161串連為8位計數(shù)器74LS1614位二進(jìn)制計數(shù)器作業(yè)思考題：如何使用74LS181芯片和74LS273寄存器構(gòu)成一個8位的運(yùn)算器？本章小結(jié)邏輯代數(shù)：是用來描述、分析、簡化數(shù)字電路的數(shù)學(xué)工具。邏輯代數(shù)有三種基本邏輯操作，即“與”、“或”和“非”，有了這三種基本邏輯操作，就可以構(gòu)造出任何邏輯函數(shù)。邏