通信原理課程設(shè)計(jì)報(bào)告題目基于VHDL的2FSK的信號(hào)發(fā)生器學(xué)院電子信息工程學(xué)院專業(yè)電子信息工程〔本〕學(xué)生姓名XXX學(xué)號(hào)XXX年級(jí)XXX指導(dǎo)教師XX職稱XXX二〇一〇年十二月基于VHDL的2FSK信號(hào)發(fā)生器摘要：二進(jìn)制頻移鍵控技術(shù)〔2FSK〕具有方法簡(jiǎn)單，易于實(shí)現(xiàn)，解調(diào)不需恢復(fù)本地載波，可以異步傳輸，抗噪聲和抗衰落性能較強(qiáng)等優(yōu)點(diǎn)。本文基于VHDL和MAX+plusⅡ軟件開發(fā)平臺(tái)，利用VHDL硬件描述語言，自上而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件2FSK信號(hào)發(fā)生器的設(shè)計(jì)，介紹了具體設(shè)計(jì)方法和仿真分析結(jié)果。上述設(shè)計(jì)除了系統(tǒng)行為和功能描述以外，其他所有的功能都是由計(jì)算機(jī)自動(dòng)完成。該設(shè)計(jì)容量大、速度快、體積小，在電子行業(yè)應(yīng)用中，占有極其重要的地位。關(guān)鍵詞：2FSK；VHDL；信號(hào)發(fā)生器目錄第1章緒論11.1選題背景11.2研究的主要內(nèi)容1第2章2FSK信號(hào)發(fā)生器的原理22.12FSK信號(hào)的調(diào)制與解調(diào)22.22FSK信號(hào)產(chǎn)生原理22.3VHDL語言特點(diǎn)32.4VHDL語言結(jié)構(gòu)3第3章2FSK信號(hào)發(fā)生器建模與程序設(shè)計(jì)53.12FSK的核心程序段53.22FSK信號(hào)發(fā)生器各模塊63.2.1分頻器63.2.2m序列產(chǎn)生器7跳變檢測(cè)73.2.4正弦信號(hào)的產(chǎn)生83.3仿真波形及分析8結(jié)論10參考文獻(xiàn)11附錄12緒論1.1選題背景隨著電子計(jì)算機(jī)的普及，數(shù)據(jù)通信技術(shù)正在迅速開展。數(shù)字頻率調(diào)制是數(shù)據(jù)通信中常見的一種調(diào)制方式。二進(jìn)制頻移鍵控方法簡(jiǎn)單，易于實(shí)現(xiàn)，解調(diào)不需恢復(fù)本地載波，支持異步傳輸，抗噪聲和抗衰落性能也較強(qiáng)。因此2FSK調(diào)制技術(shù)在通信行業(yè)得到了廣泛的應(yīng)用，并且主要適用于低、中速數(shù)據(jù)傳輸。2FSK是用兩個(gè)不同頻率的正弦波信號(hào)構(gòu)成，分別表示基帶信號(hào)的0和1，通過發(fā)送這兩正弦信號(hào)來實(shí)現(xiàn)對(duì)基帶信號(hào)的傳輸。2FSK中M序列發(fā)生器可以看作是一個(gè)基帶信號(hào)源，在實(shí)際應(yīng)用中，可以由具體信號(hào)源來替代。12MHz時(shí)鐘信號(hào)經(jīng)過分頻器產(chǎn)生240KHz、120KHz和1.2KHz三個(gè)頻率信號(hào)，1.2KHz信號(hào)用來產(chǎn)生1.2KHz的M偽隨機(jī)序列信號(hào)[1]。2選1數(shù)據(jù)選擇器由M序列信號(hào)控制在240KHz和120KHz兩個(gè)信號(hào)中選擇一個(gè)輸出。正弦波發(fā)生器根據(jù)輸入信號(hào)的頻率產(chǎn)生兩個(gè)不同頻率的數(shù)字正弦波信號(hào)，經(jīng)過D/A后變成不同頻率的正弦波信號(hào)輸出。由于微電子技術(shù)的迅猛開展，使得VHDL的性能指標(biāo)，例如規(guī)模、功能、時(shí)間等性能也越來越好。VHDL在數(shù)字系統(tǒng)設(shè)計(jì)中占據(jù)了越來越重要的位置。而隨著器件的開展，開發(fā)環(huán)境也進(jìn)一步得到優(yōu)化。VHDL程序的設(shè)計(jì)可用Altera公司的MAX+PlusⅡ軟件開發(fā)系統(tǒng)來實(shí)現(xiàn)，它為用戶提供了良好的開發(fā)環(huán)境，包含有豐富的庫資源，很容易實(shí)現(xiàn)各種電路設(shè)計(jì)，它支持多種輸入方式，并有極強(qiáng)的仿真系統(tǒng)。它最大的優(yōu)點(diǎn)是支持在線調(diào)試，這對(duì)于長期從事電路設(shè)計(jì)調(diào)試者來說極大地提高了效率?？s短了產(chǎn)品開發(fā)和市場(chǎng)之間的距離，這標(biāo)志著EDA〔ElectronicDesignAutomation〕技術(shù)已經(jīng)成熟。1.2研究的主要內(nèi)容〔1〕研究VHDL的語言特點(diǎn)和根本結(jié)構(gòu)?！?〕研究2FSK根本原理?！?〕基于VHDL硬件描述語言繪制2FSK信號(hào)發(fā)生器框圖?！?〕基于VHDL硬件描述語言的建模及程序設(shè)計(jì)，分析2FSK信號(hào)發(fā)生器各模塊的實(shí)現(xiàn)。以及建立仿真圖形?！?〕對(duì)仿真圖形進(jìn)行分析總結(jié)。第2章2FSK信號(hào)發(fā)生器的原理2.12FSK信號(hào)的調(diào)制與解調(diào)2FSK是利用載波的頻率變化來傳遞數(shù)字信息的一種非線性調(diào)制方法。在2FSK〔二進(jìn)制頻移鍵控〕系統(tǒng)中，使用兩個(gè)不同頻率的載波分別代表數(shù)字信號(hào)“0〞和“1〞，2FSK信號(hào)的解調(diào)和調(diào)制是一個(gè)相反的過程。2FSK信號(hào)的解調(diào)是將已調(diào)的載波信號(hào)中，恢復(fù)為調(diào)制前的基帶信號(hào)“0〞和“1〞。2.22FSK信號(hào)產(chǎn)生原理數(shù)字頻率調(diào)制又稱頻移鍵控〔FSK〕，二進(jìn)制頻移鍵控記作2FSK。數(shù)字頻移鍵控是用載波的頻率來傳送數(shù)字消息，即用所傳送的數(shù)字消息控制載波的頻率。2FSK信號(hào)便是符號(hào)“1〞對(duì)應(yīng)于載頻，而符號(hào)“0〞對(duì)應(yīng)于載頻〔與不同的另一載頻〕的已調(diào)波形，而且與之間的改變是瞬間完成的。從原理上講，數(shù)字調(diào)頻可用模擬調(diào)頻法來實(shí)現(xiàn)，也可用鍵控法來實(shí)現(xiàn)。模擬調(diào)頻法是利用一個(gè)矩形脈沖序列對(duì)一個(gè)載波進(jìn)行調(diào)頻，是頻移鍵控通信方式早期采用的實(shí)現(xiàn)方法。2FSK鍵控法那么是利用受矩形脈沖序列控制的開關(guān)電路對(duì)兩個(gè)不同的獨(dú)立頻率源進(jìn)行選通。鍵控法的特點(diǎn)是轉(zhuǎn)換速度快、波形好、穩(wěn)定度高且易于實(shí)現(xiàn)，故應(yīng)用廣泛。2FSK信號(hào)的產(chǎn)生方法如圖2-1所示。圖中為代表信息的二進(jìn)制矩形脈沖序列，即使2FSK信號(hào)[2]。s(t)s(t)模擬調(diào)頻器s(t)010010圖2-12FSK信號(hào)產(chǎn)生方法根據(jù)以上2FSK信號(hào)產(chǎn)生的原理，已調(diào)信號(hào)的數(shù)字表達(dá)式見式〔2-1〕：〔2-1〕其中，s(t)為單極性非零矩形脈沖序列，公式見式〔2-2〕：〔2-2〕其中表達(dá)式見式〔2-3〕：〔2-3〕為對(duì)逐碼元取反而形成的脈沖序列，其表達(dá)式見式〔2-4〕：〔2-4〕其中，是的反碼，即假設(shè)，那么；假設(shè)，那么。表達(dá)式見式〔2-5〕：〔2-5〕2FSK信號(hào)的功率譜公式見式〔2-6〕：〔2-6〕數(shù)字調(diào)頻信號(hào)的解調(diào)方法很多，如鑒頻法、相干檢測(cè)法、包絡(luò)檢測(cè)法、過零檢測(cè)法、差分檢測(cè)法等。相干解調(diào)2FSK系統(tǒng)的抗噪聲性能優(yōu)于非相干的包絡(luò)檢測(cè)，但需要插入兩個(gè)相干載波電路較為復(fù)雜。包絡(luò)檢測(cè)無需相干載波，因而電路較為簡(jiǎn)單。當(dāng)輸入信號(hào)的信噪比r很大時(shí)，兩者的相對(duì)差異不是很明顯。一般而言，大信噪比時(shí)常用包絡(luò)檢測(cè)法，小信噪比時(shí)才用相干解調(diào)法。2.3VHDL語言特點(diǎn)VHDL語言即超高速集成電路硬件描述語言。它是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。特別適合描述復(fù)雜的組合邏輯、組運(yùn)算、狀態(tài)機(jī)和真值表，是1980年美國國防部實(shí)施超高速集成電路VHSIC工程中開發(fā)形成的描述集成電路結(jié)構(gòu)和功能的標(biāo)準(zhǔn)語言，并在1987年成立了IEEE的標(biāo)準(zhǔn)。和傳統(tǒng)門級(jí)設(shè)計(jì)方法相比有以下幾個(gè)特點(diǎn)：(1)設(shè)計(jì)層次高，用于在較復(fù)雜的運(yùn)算時(shí)能盡快的發(fā)現(xiàn)問題，縮短設(shè)計(jì)周期，產(chǎn)品上市快，從而降低本錢；(2)與工藝無關(guān)，獨(dú)立實(shí)現(xiàn)，修改方便，系統(tǒng)描述能力強(qiáng)；(3)可讀性好，有利于交流，適合文檔保存；(4)VHDL標(biāo)準(zhǔn)、標(biāo)準(zhǔn)并且可移植性強(qiáng)；(5)VHDL類型多并且支持用戶自定義類型，支持自上而下的設(shè)計(jì)方法和多種電路設(shè)計(jì)。2.4VHDL語言結(jié)構(gòu)一個(gè)完整的VHDL程序通常包括實(shí)體(Entity)、結(jié)構(gòu)體(Architecture)、配置(Configuration)、程序包集合(Package)和庫(Library)5個(gè)局部。前4局部是可分別編譯的源設(shè)計(jì)單元。庫存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、配置和程序包集合。實(shí)體結(jié)構(gòu)體VHDL程序結(jié)構(gòu)的實(shí)體是VHDL的硬件抽象,它表示具有明確的輸入、輸出的硬件設(shè)計(jì)的一局部。結(jié)構(gòu)體指定設(shè)計(jì)實(shí)體輸入和輸出之間的行為、邏輯關(guān)系或功能，并且可以采用行為風(fēng)格、數(shù)據(jù)流風(fēng)格、結(jié)構(gòu)化風(fēng)格或3種風(fēng)格的混合形式進(jìn)行描述。其VHDL的結(jié)構(gòu)如圖2-2中圖a〕所示。VHDL允許設(shè)計(jì)者對(duì)單個(gè)實(shí)體定義多個(gè)結(jié)構(gòu)，并提供一個(gè)配置管理器，負(fù)責(zé)管理在特定的編譯和仿真間使用某個(gè)結(jié)構(gòu)體，并對(duì)仿真的結(jié)果進(jìn)行比擬，從中可以選出最正確的結(jié)構(gòu)體，如圖2-2中圖b〕所示。實(shí)體說明實(shí)體結(jié)構(gòu)體實(shí)體說明結(jié)構(gòu)體1結(jié)構(gòu)體2結(jié)構(gòu)體3a〕VHDL結(jié)構(gòu)圖b〕有多個(gè)實(shí)體的VHDL程序結(jié)構(gòu)圖2-2VHDL程序結(jié)構(gòu)圖[3]第3章2FSK信號(hào)發(fā)生器建模與程序設(shè)計(jì)3.12FSK的核心程序段LIBRARYIEEE：USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYfskISPORT(clock:INSTD_LOGIC；正弦波發(fā)生器dout:OUTSTD_LOGIC_VECTOR(7DOWNTO0)并行數(shù)據(jù)DATACode:BUFFERSTD_LOGIC〕；輸出m序列ENDfsk；SIGNALm：STD_LOGIC_VETOR(2DOWNTO0);m序列PROCESS(sinclk1)sinclk1100分頻得到coderate碼元速率M_sequence_from：產(chǎn)生“1110010〞m序列PROCESS(coderate)BEGINIF(coderate'eventANDcoderate'1')THENm(0)<=m(0);m(1)<=m(2);ENDIF;ENDPROCESS;PROCESS(sinclk,clock,code)BEGINIF(code='0')THENsinclk<=sinclk1;ELSEsinclk<=clock;選擇正弦波發(fā)生器的時(shí)鐘電路ENDIF;ENDPROCESS;Jump_high<=〔nottimp〕ANDcode；0到1跳變PROCESS〔sinclk〕2FSK跳變的不同處理BEGINIF(sinclk'eventANDsinclk='1')THENtemp<=code;IF((count100="1100011")OR(jump_high='1'))THENcount100<="000000";ELSEcount100<=count100+'1';ENDIF;ENDIF;ENDPROCESS;PROCESS(count100)產(chǎn)生正弦波的一個(gè)周期內(nèi)的100個(gè)樣點(diǎn)值BEGINCASEcount100ISWEEN"0000000"=>dout<=“01111111〞；WEENothers=>null;ENDCASE;EDNPROCESS;ENDfsk_arch;2FSK信號(hào)發(fā)生器完整程序見附錄。3.22FSK信號(hào)產(chǎn)生器各模塊整個(gè)2FSK系統(tǒng)共分為分頻器、m序列產(chǎn)生器、跳變檢測(cè)、正弦波信號(hào)發(fā)生器和DAC數(shù)模變換器等5局部，其中前4局部由FPGA器件完成。圖3-1所示為2FSK信號(hào)發(fā)生器框圖。1.21.2KHz120KHz時(shí)鐘輸入1.2MHz分頻器M序列產(chǎn)生器正弦信號(hào)發(fā)生器DAC跳變檢測(cè)圖3-12FSK信號(hào)發(fā)生器框圖3.2.1分頻器本設(shè)計(jì)的數(shù)據(jù)速率為1.2kb/s，要求產(chǎn)生1.2KHz和2.4KHz兩個(gè)正弦信號(hào)。對(duì)每個(gè)碼元持續(xù)周期所對(duì)應(yīng)正弦信號(hào)取100個(gè)采樣點(diǎn)，因此要求能產(chǎn)生兩個(gè)時(shí)鐘信號(hào)：1.2KHz〔數(shù)據(jù)速率〕和120KHz〔正弦波信號(hào)發(fā)生器輸入時(shí)鐘〕?；鶞?zhǔn)時(shí)鐘由外部時(shí)鐘輸入，因此需設(shè)計(jì)一個(gè)100分頻器產(chǎn)生120KHz信號(hào)，再設(shè)計(jì)一個(gè)100分頻器產(chǎn)生1.2KHz信號(hào)[4,5]。m序列產(chǎn)生器m序列是偽隨機(jī)序列的一種，它的顯著特點(diǎn)是：〔1〕隨機(jī)特性；〔2〕預(yù)先可確定性；〔3〕循環(huán)特性，從而在通信領(lǐng)域得到了廣泛的應(yīng)用。本設(shè)計(jì)用一種帶有兩個(gè)反應(yīng)抽頭的三級(jí)反應(yīng)移位存放器得到一串“1110010〞循環(huán)序列，并采取措施防止進(jìn)入全“0〞狀態(tài)。通過更換時(shí)鐘頻率，可以方便地改變輸入碼元的速率。m序列產(chǎn)生器的電路結(jié)構(gòu)如圖3-2所示。1.21.2KHz時(shí)鐘信號(hào)或門異或門或非門DQCLKDQCLKDQCLK圖3-2“1110010〞偽隨機(jī)m序列產(chǎn)生器圖跳變檢測(cè)將跳變檢測(cè)引入正弦波的產(chǎn)生中，可以使每次基帶碼元上升沿或下降沿到來時(shí)，對(duì)應(yīng)輸出波形位于正弦波形的處[6]?；鶐盘?hào)的跳變檢測(cè)可以有很多方法，圖3-3所示為一種在可編程邏輯器件中實(shí)現(xiàn)的方案。時(shí)鐘信號(hào)時(shí)鐘信號(hào)跳變輸出基帶碼元DQCLK異或門圖3-3信號(hào)跳變檢測(cè)電路圖3.2.4正弦信號(hào)的產(chǎn)生用數(shù)字電路和DAC變換器可以產(chǎn)生要求的模擬信號(hào)。根據(jù)抽樣定理可知，當(dāng)用模擬信號(hào)最大頻率兩倍以上的速率對(duì)該模擬信號(hào)采樣時(shí)，便可將原模擬信號(hào)不失真地恢復(fù)出來。本設(shè)計(jì)要求得到的是兩個(gè)不同頻率的正弦信號(hào)，其頻率正好呈倍數(shù)關(guān)系。設(shè)計(jì)中對(duì)1.2KHz的正弦波一個(gè)周期采樣100個(gè)點(diǎn)，即采樣速率為原正弦信號(hào)頻率的100倍。因此完全可以在接收端將原正弦信號(hào)不失真地恢復(fù)出來，從而可以在接收端對(duì)FSK信號(hào)正確地解調(diào)。本設(shè)計(jì)中每個(gè)采樣點(diǎn)采用8位量化編碼，即8位分辨率。采樣點(diǎn)的個(gè)數(shù)與分辨率的大小主要取決于FPGA器件的容量，其中分辨率的上下還與DAC的位數(shù)有關(guān)。本設(shè)計(jì)中，數(shù)字基帶信號(hào)與2FSK調(diào)制信號(hào)的對(duì)應(yīng)關(guān)系為：“0〞對(duì)應(yīng)1.2KHz，“1〞對(duì)應(yīng)2.4KHz。具體的正弦波信號(hào)產(chǎn)生器可以用查找表來實(shí)現(xiàn)。按前面的設(shè)計(jì)思想，本方案需要設(shè)計(jì)有100個(gè)單元的查找表，其中每個(gè)單元分別保存100個(gè)正弦波采樣的對(duì)應(yīng)樣值。當(dāng)碼元由1變?yōu)?時(shí)，為了產(chǎn)生1.2KHz的正弦信號(hào)，只需要將查找表中的內(nèi)容逐一讀出即可，直到將查找表中所有單元讀取完畢，然后再從第一單元開始讀取。這樣，每個(gè)碼元周期內(nèi)將輸出一個(gè)周期的正弦波信號(hào)。當(dāng)碼元由0變?yōu)?時(shí)，為了產(chǎn)生2.4KHz的正弦信號(hào)，就不能逐一讀取所有單元了，而要每隔一個(gè)單元讀取一個(gè)樣值。這樣，在每個(gè)碼元周期內(nèi)就會(huì)對(duì)整個(gè)查找表讀取兩次，即輸出兩個(gè)周期為2.4KHz的正弦波信號(hào)。3.3功能仿真波形及分析2FSK的總體波形如圖3-4所示，其中CLOCK為正弦波發(fā)生器時(shí)鐘MODE表示0：2FSK；1:2PSK，CLK120為用于產(chǎn)生一個(gè)1.2KHz的正弦波信號(hào)，CLK240為用于產(chǎn)生一個(gè)2.4KHz的正弦波信號(hào)，VALUE為正弦波的采樣點(diǎn)峰值，M_MODE為輸出m序列。圖3-42FSK仿真波形圖下列圖3-5所示為產(chǎn)生的2FSK波形，可以明顯地看到在M_MODE跳變前后VALUE的碼元寬度相差一倍，實(shí)現(xiàn)了2FSK的頻率變化來傳遞數(shù)字信息，即120KHz表示信號(hào)“0〞，240KHz表示信號(hào)“1〞。圖3-52FSK仿真波形圖下列圖3-6可以看出傳遞信號(hào)“1〞的波形密度明顯比傳遞信號(hào)“0〞的波形密度高。圖3-62FSK仿真波形圖2FSK的信號(hào)傳遞頻率從下列圖3-7中可以看出為240KHz，信號(hào)“1〞和“0〞的跳變是通過相位的改變來實(shí)現(xiàn)的。圖3-72FSK仿真波形圖結(jié)論本設(shè)計(jì)根本到達(dá)了設(shè)計(jì)要求所述的2FSK信號(hào)發(fā)生器的功能。模擬檢測(cè)說明，在這個(gè)課程設(shè)計(jì)中，需要輸入一個(gè)整周期內(nèi)100個(gè)采樣點(diǎn)的值，沒有利用查找表的方法實(shí)現(xiàn)，而是直接在程序中輸入100個(gè)采樣點(diǎn)的值。2FSK信號(hào)發(fā)生器主要有分頻器，m序列產(chǎn)生器，跳變檢測(cè)，正弦信號(hào)發(fā)生器和DAC幾個(gè)局部組成。2FSK的關(guān)鍵是通過判斷信號(hào)跳變是來改變頻率的變化，2PSK的關(guān)鍵是通過信號(hào)的跳變來改變相位的變化。并且我們通過仿真圖能夠看出設(shè)計(jì)的2FSK信號(hào)發(fā)生器符合要求。這次課程設(shè)計(jì)為2FSK信號(hào)發(fā)生器的設(shè)計(jì)，是在學(xué)習(xí)了VHDL語言后進(jìn)一步對(duì)其靈活運(yùn)用，進(jìn)行的仿真設(shè)計(jì)。課程設(shè)計(jì)用了一周時(shí)間，首先，了解了該設(shè)計(jì)的要去，通過查找資料，學(xué)習(xí)了設(shè)計(jì)的方法，進(jìn)而對(duì)設(shè)計(jì)分析。然后劃定各個(gè)功能模塊，并分別對(duì)各功能模塊進(jìn)行底層設(shè)計(jì)，并將各功能模塊按需要連接起來進(jìn)行頂層的設(shè)計(jì)。最在EDA課程學(xué)習(xí)的VHDL語言為根底上，通過MAX+plusⅡ軟件開發(fā)環(huán)境對(duì)各功能模塊分別進(jìn)行調(diào)試、編譯，實(shí)現(xiàn)模塊的功能，并分別進(jìn)行了仿真和分析。

另外，本次課程設(shè)計(jì)能夠順利完成，要感謝石老師課堂上給我們悉心地傳授知識(shí)，以及班上優(yōu)秀的同學(xué)給予的幫助。本次課程設(shè)計(jì)遇到了很多麻煩，比方：資料不好查找，圖書館該課題的書幾乎沒有，只有通過網(wǎng)絡(luò)搜尋或查看其它的書籍，不懂的地方通過問同學(xué)和老師來獲取幫助。而且對(duì)于MAX+plusⅡ軟件的運(yùn)用不是很熟悉，通過自己網(wǎng)上查詢和同學(xué)幫助，最終能夠?qū)⑾到y(tǒng)進(jìn)行仿真。在仿真時(shí)問題最大，程序是自己參考其他論文資料的，但是程序出現(xiàn)了錯(cuò)誤，仿真時(shí)M序列始終無法顯示波形，最后也是通過自己和同組同學(xué)查閱很多資料，向同學(xué)請(qǐng)教等修改了程序，且能夠完全進(jìn)行仿真測(cè)試。通過該課程設(shè)計(jì)，我們了解到數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向需求，根據(jù)系統(tǒng)的行為和功能要求，自上自下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件。本設(shè)計(jì)過程除了系統(tǒng)原理介紹、VHDL語言結(jié)構(gòu)描述、信號(hào)發(fā)生器建模，其它的所有設(shè)計(jì)過程都用MAX+PlusⅡ軟件來完成。通過該設(shè)計(jì)，對(duì)MAX+PlusⅡ軟件的運(yùn)用更加熟練，同時(shí)對(duì)VHDL語言掌握更加熟悉。做到了電子設(shè)計(jì)自動(dòng)化〔EDA〕。參考文獻(xiàn)[1]吳海濤,梁迎春,陳英俊.基于FPGA的全數(shù)字FSK調(diào)制解調(diào)器.現(xiàn)代電子技術(shù),2023,30(23):72-76[2]吳國增,李榮強(qiáng),趙安邦.基于VHDL語言的2FSK信號(hào)發(fā)生器設(shè)計(jì).電子元器件應(yīng)用,2006,8(8):2[3]SimonHaykin.CommunicationSystemsFourthEdition通信系統(tǒng).北京:電子工業(yè)出版社,2023[4]金鳳蓮.VHDL語言在EDA仿真的應(yīng)用.現(xiàn)代電子技術(shù),2005(197):115-122[5]梅燦華,張乾.基于FPGA的鍵控移頻調(diào)制解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn).安徽大學(xué)報(bào),2003,27(2):22-27[6]劉愛榮,王振成.EDA與CPLD開發(fā)應(yīng)用簡(jiǎn)明教程.北京:清華大學(xué)出版社,2007附錄LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;USEIEEE.std_logic_unsigned.all;USEIEEE.std_logic_arith.all;ENTITYPSKFSKISPORT(CLOCK:INSTD_LOGIC;--正弦波發(fā)生器時(shí)鐘MODE:INSTD_LOGIC;--0：FSK;1:PSKCLK240:bufferSTD_LOGIC;--用于產(chǎn)生一個(gè)2.4KHz的正弦波信號(hào)CLK120:bufferSTD_LOGIC;--用于產(chǎn)生一個(gè)1.2KHz的正弦波信號(hào)VALUE:outstd_logic_vector(7DOWNTO0);--正弦波的采樣點(diǎn)峰值M_CODE:BUFFERSTD_LOGIC);--輸出m序列ENDPSKFSK;ARCHITECTUREPSKFSK_ARCHOFPSKFSKISSIGNALCOUNT100:INTEGERRANGE0TO99;--記錄100個(gè)狀態(tài)SIGNALCOUNT50:INTEGERRANGE0TO49;--記錄50個(gè)狀態(tài)SIGNALCOUNT:INTEGERRANGE1TO10;--記錄10個(gè)狀態(tài)，實(shí)現(xiàn)12M分頻到240KHz得到CLK240時(shí)鐘信號(hào)SIGNALSINCLK,CODERATE:STD_LOGIC;--正弦波信號(hào)的頻率以及隨機(jī)序列的編碼速率SIGNALTEMP,JUMP_HIGH,JUMP_LOW:STD_LOGIC;--0，1跳變標(biāo)志SIGNALM:std_logic_vector(2DOWNTO0);--m序列BEGINPROCESS(CLOCK)--分頻為240KHz的CLK240信號(hào)BEGINIF(CLOCK'EVENTANDCLOCK='1')THENIF(COUNT=10)THENCOUNT<=1;--計(jì)數(shù)滿時(shí)計(jì)數(shù)回復(fù)初值CLK240<=NOTCLK240;--輸出時(shí)鐘翻轉(zhuǎn)一次ELSIF(COUNT=5)THENCOUNT<=COUNT+1;CLK240<=NOTCLK240;--輸出時(shí)鐘翻轉(zhuǎn)一次ELSECOUNT<=COUNT+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK240)--分頻為120KHz的CLK120信號(hào)BEGINIF(CLK240'EVENTANDCLK240='1')THENCLK120<=NOTCLK120;ENDIF;ENDPROCESS;PROCESS(CLK120)--LOAD_CLK1100分頻得到CODERATE碼元速率1.2KHzBEGINIF(CLK120'EVENTANDCLK120='1')THENIF(COUNT50=49)THENCOUNT50<=0;CODERATE<=NOTCODERATE;ELSECOUNT50<=COUNT50+1;ENDIF;ENDIF;ENDPROCESS;M_SEQUENCE_FORM:--產(chǎn)生"1110010"m序列PROCESS(CODERATE)BEGINIF(CODERATE'EVENTANDCODERATE='1')THENM(0)<=M(1);--實(shí)現(xiàn)移位功能M(1)<=M(2);ENDIF;ENDPROCESS;PROCESS(CODERATE)BEGINIF(CODERATE'EVENTANDCODERATE='1')THENM(2)<=(M(1)XORM(0))OR(NOT(M(0)ORM(1)ORM(2)));--邏輯表達(dá)式跟上面的移位功能產(chǎn)生m的隨機(jī)序列“1110010〞ENDIF;ENDPROCESS;M_CODE<=M(0);PROCESS(MODE,CLK240,CLK120,M_CODE)BEGINIF(MODE='0'ANDM_CODE='0')THENSINCLK<=CLK120;ELSESINCLK<=CLK240;--選擇正弦信號(hào)波產(chǎn)生器的時(shí)鐘頻率ENDIF;ENDPROCESS;JUMP_HIGH<=(NOTTEMP)ANDM_CODE;--0到1跳變JUMP_LOW<=(NOTM_CODE)ANDTEMP;--1到0跳變PROCESS(SINCLK)--2FSK與2PSK對(duì)跳變的不同處理BEGINIF(SINCLK'EVENTANDSINCLK='1')THENTEMP<=M_CODE;IF((COUNT100=99)OR(JUMP_HIGH='1'))THENCOUNT100<=0;--波形輸出ELSIF((JUMP_LOW='1')AND(MODE='1'))THENCOUNT100<=50;ELSECOUNT100<=COUNT100+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(COUNT100)--產(chǎn)生sin周期波形的1個(gè)周期內(nèi)的100個(gè)樣點(diǎn)值BEGINCASECOUNT100ISwhen0=>value<="01111111";when1=>value<="10000111";when2=>value<="10001111";when3=>value<="10010111";when4=>value<="10011111";when5=>value<="10100110";when6=>value<="10101110";when7=>value<="10110101";when8=>value<="10111100";when9=>value<="11000011";when10=>value<="11001010";when11=>value<="11010000";when12=>value<="11010110";when13=>value<="11011100";when14=>value<="11100001";when15=>value<="11100110";when16=>value<="11101011";when17=>value<="11101111";when18=>value<="11110010";when19=>value<="11110110";when20=>value<="11111000";when21=>value<="11111010";when22=>value<="11111100";when23=>value<="11111101";when24=>value<="11111110";when25=>value<="11111111";when26=>value<="11111110";when27=>value<="11111101";when28=>value<="11111100";when29=>value<="11111010";when30=>value<="11111000";when31=>value<="11110110";when32=>value<="11110010";when33=>value<="11101111";when34=>value<="11101011";when35=>value<="11100110";when36=>value<="11100001";when37=>value<="11011100";when38=>value<="11010110";when39=>value<="11010000";when40=>value<="11001010";when41=>value<="11000011";when42=>value<="10111100";when43=>value<="10110101";when44=>value<="10101110";when45=>value<="10100110";when46=>value<="10011111";when47=>value<="10010111";when48=>value<="10001111";when49=>value<="10000111";when50=>value<="01111111";when51=>value<="01110111";when52=>value<="01101111";when53=>value<="01100111";when54=>value<="01011111";when55=>value<="01011000";when56=>value<="01010000";when57=>value<="01001001";when58=>val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