實驗三四位二進制計數(shù)器計數(shù)、譯碼與顯示一、實驗?zāi)康?學(xué)習并掌握用VHDL語言、語法規(guī)則2掌握VHDL語言進行二進制計數(shù)器的設(shè)計3掌握譯碼顯示電路的設(shè)計4掌握頂層文件的設(shè)計5掌握綜合性電路的設(shè)計、仿真、下載、調(diào)試方法。二實驗儀器設(shè)備

1PC機一臺2EDA教學(xué)實驗系統(tǒng)，1套

3CPLD實驗裝置，1套三實驗內(nèi)容實驗內(nèi)容：(1)設(shè)計7段譯碼顯示電路程序；（參考實驗一）(2)設(shè)計四位二進制計數(shù)器，進行計數(shù)；(3)進行頂層電路設(shè)計；(4)對計數(shù)值，用7段顯示器進行顯示；(5)進行電路功能仿真與下載。四.實驗操作步驟1開機，進入MAX+PLUSⅡCPLD開發(fā)系統(tǒng)。2在主菜單中選NEW，從輸入文件類型選擇菜單中選文本編輯文件輸入方式，進行文本編輯。對7段譯碼顯示電路、四位二進制計數(shù)器、頂層電路分別進行編輯、保存與仿真。3打開Assign主菜單，選擇計劃使用的CPLD芯片。4點擊編譯按鈕，對頂層電路進行編譯。5點擊FloorplanEditor子菜單，為設(shè)計的電路分配芯片引腳。6進行芯片下載與硬件測試。建議輸入信號引腳為：時鐘信號：73腳或31腳(8K板)42腳或44腳（10K板）使能信號、復(fù)位信號選，第一組DIP開關(guān)或第二組DIP開關(guān)或第三組DIP開關(guān)，相應(yīng)引腳參考講義；LED七段（a,b,c,d,e,f,g）輸出分配也必須與實驗裝置的相關(guān)端匹配，具體引腳參考實驗講義。（見表功，如可選引腳13、14、15、16、18、19、20（8K板）或16、17、18、19、21、22、23（10K板））。設(shè)計參考框圖如下：五.實驗程序1、四位二進制計數(shù)器譯碼程序libraryIEEE;useIEEE.std_logic_1164.all;entitysysegdisport(x:instd_logic_vector(3downto0);s:outstd_logic_vector(6downto0));endentity;architecturebin27seg_archofsysegdisbeginprocess(x)begincasex(3downto0)iswhen"0000"=>s<="1111110";--0when"0001"=>s<="0110000";--1when"0010"=>s<="1101101";--2when"0011"=>s<="1111001";--3when"0100"=>s<="0110011";--4when"0101"=>s<="1011011";--5when"0110"=>s<="1011111";--6when"0111"=>s<="1110000";--7when"1000"=>s<="1111111";--8when"1001"=>s<="1111011";--9when"1010"=>s<="1110111";--Awhen"1011"=>s<="0011111";--bwhen"1100"=>s<="1001110";--cwhen"1101"=>s<="0111101";--dwhen"1110"=>s<="1001111";--Ewhen"1111"=>s<="1000111";--Fwhenothers=>NULL;endcase;endprocess;endarchitecture;2、四位二進制計數(shù)器計數(shù)程序libraryIEEE;useIEEE.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysegd7isport(clk,en:instd_logic;x:bufferstd_logic_vector(3downto0));endentity;architectureoneofsegd7isbeginprocess(clk)beginIF(CLK'EVENTANDclk='1')thenifen='1'thenIF(x="1111")THEN x<="0000";ELSEx<=x+'1';ENDIF;endif;endif;endprocess;endarchitecture;3、四位二進制計數(shù)器頂層文件libraryieee;useieee.std_logic_1164.all;entitysegdtopisport(clk,en:instd_logic; s:outstd_logic_vector(6downto0));endsegdtop;architecturebehaveofsegdtopissignaltemp1:std_logic_vector(3downto0);componentsegd7port(clk,en:instd_logic;x:bufferstd_logic_vector(3downto0));endcomponent;componentsysegdport(x:instd_logic_vector(3downto0);s:outstd_logic_vector(6downto0));endcomponent;be