（1）譯碼：1、譯碼器的定義和功能二、譯碼器/數(shù)據(jù)分配器——將具有特定含義的二進(jìn)制碼進(jìn)行辨別，并轉(zhuǎn)換成相應(yīng)信號的過程。（2）譯碼器：——具有譯碼功能的電路。（3）譯碼器類型：——唯一地址譯碼器和代碼變換器。唯一地址譯碼器：是將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號。代碼變換器：是將一種代碼轉(zhuǎn)換成另一種代碼。(4)二進(jìn)制譯碼器（地址譯碼器）的一般原理圖：若輸入端的個數(shù)為n，則輸出端的個數(shù)為2n。二進(jìn)制譯碼器

I0Y0EI使能輸入I1In-1Y1Y2n-1當(dāng)EI為有效電平時，對于每一組輸入代碼，只有一個輸出端為有效電平。由真值表可得表達(dá)式:01111101011010110110011100001111××1Y3Y2Y1Y0A0A1E真值表由表達(dá)式可畫出邏輯圖如下：(5)2線-4線譯碼器：邏輯圖：注意：使能和輸出上用非號，說明低電平有效，而不是非變量。&&&&111EA0A1Y0Y1Y2Y32線—4線譯碼器組成4線--16線譯碼器（1）二進(jìn)制譯碼器2、集成電路譯碼器常用的有CMOS（74HC138）和TTL（74LS138），可用74X138表示。①74X139介紹：

74X139是雙2線-4線譯碼器A0Y0EA1Y1Y2Y3Y0Y1Y2Y3A0EA11/274X139邏輯符號74HC138是3線-8線譯碼器a.引腳圖②74HC138的邏輯功能及應(yīng)用74HC13816151413121110912345678GNDVccA0Y0A1A2Y1Y2Y3Y4Y5Y6Y7E1E2E3b.74HC138的功能分析功能表101111110110011011111111Y51111111111Y6011111111001111111101001101111001001110111110001111011010001111101100001111110000001111111×××××0111111×××1××111111××××1×Y7Y4Y3Y2Y1Y0A0A1A2E1E2E3由表得11&&&&&&&&11111&A0Y0&&&&&&&&Y6Y5Y3Y4A1A2Y1Y2Y711E3E2E1c.由表達(dá)式可畫邏輯圖功能分析:

(A)有3個使能端，E1、E2、E3當(dāng)它們分別為E3=1、E2=E1=0時，譯碼器處于工作狀態(tài)。

(B)三個變量A2、A1、A0共有8種狀態(tài)的組合，對應(yīng)于A2A1A0的每一種取值，Y0-Y7相應(yīng)地有一個輸出為有效電平——低電平。

例4.4.3四片74HC138和一片74HC139構(gòu)成5線32線譯碼器。解：首先列出5線－32線譯碼器的真值表，如表4.4.7所示。例4.4.3的邏輯圖對輸入的任一組5位碼，只有一個輸出端為有效低電平。例4.4.4用一片74HC138實(shí)現(xiàn)：L=AC+AB

一個3線-8線譯碼器可以產(chǎn)生3變量函數(shù)的全部最小項(xiàng)，利用這一性質(zhì)可用譯碼器作為邏輯函數(shù)發(fā)生器。CBABCACBACBAL+++=解：由于譯碼器是低電平有效輸出，所以將最小項(xiàng)變換（雙非）為反函數(shù)的形式，得到：L=AC+AB=m0+m2+m6+m7L=m0·m2·

m6·

m7=Y0·Y2·

Y6·

Y7CBA&L74HC138E3Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2E1E2+5V將輸入變量A、B、C分別接譯碼器的輸入端A2、A1、A0

（注意高位對高位），在譯碼器的輸出端加一個與非門，即可實(shí)現(xiàn)所給函數(shù)。由表得(2)二-十進(jìn)制集成譯碼器74HC42①引腳圖74HC4216151413121110912345678GNDVccY7A0A1A2A3Y0Y1Y2Y3Y4Y5Y6Y8Y974HC42Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9A0A1A2A3ABCDY0Y1Y2Y3Y4Y5Y6Y7Y8Y9(2)功能分析功能表BCD輸入輸出輸入為無效碼時，輸出均為高電平，無有效碼輸出10111111110001111111111Y8101111111Y7011111111001111111111110101111110110110111111010111011110010111101111100111110110100111111011000111111100000Y9Y6Y5Y4Y0A0A1A2A3Y１Y２Y3（a）輸入信號從0000～1001的順序反復(fù)循環(huán)，將得到連續(xù)的順序脈沖，可用作順序控制信號。

數(shù)字顯示電路的組成部分譯碼器驅(qū)動器顯示器計數(shù)器脈沖信號（3）七段顯示譯碼器①常用的數(shù)碼顯示方式字形重疊式、分段式、點(diǎn)陣式②常用的數(shù)碼顯示器

發(fā)光二極管顯示器、熒光數(shù)字顯示器、液晶顯示器件、氣體放電顯示器。bcdfe共陽極顯示器共陰極顯示器顯示器分段布局圖agabcdfgabcdefg111111001100001101101e

共陰極顯示器③CMOS七段顯示譯碼器74HC4511

74HC4511七段顯示器輸出高電平有效，用以驅(qū)動共陰極顯示器（邏輯符號）。其功能表參見：P.151表4·4·9輸入為8421碼，輸出字形為輸入代碼所對應(yīng)的十進(jìn)制數(shù)。agb...LTBLLE74HC4511D2D0D3D1c.鎖存使能輸入LE（高電平鎖）b.滅燈輸入BL（低電平）a.燈測試輸入LT（低電平）邏輯功能表(共陰顯示器）例：P.152例4.4.6HHHHHHH××××L××LLLLLLL××××L×××××HHH燈測試滅燈鎖存LLLLLLLLHHHHHL14HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcbaBLLE字形輸出D0輸入十進(jìn)制或功能D1D2D3LT滅H滅**bcdfeag3、數(shù)據(jù)分配器數(shù)據(jù)分配：將一個公共數(shù)據(jù)線上的數(shù)據(jù)根據(jù)需要送到多個不同的通道上去。通道1通道2通道3通道4數(shù)據(jù)線2位通道選擇信號數(shù)據(jù)分配器：實(shí)現(xiàn)數(shù)據(jù)分配功能的邏輯電路。數(shù)據(jù)輸入一般地n位通道選擇信號對應(yīng)2n個通道數(shù)據(jù)分配器可以用唯一地址譯碼器實(shí)現(xiàn)。74HC138Y0Y1Y2

Y3Y4Y5Y6Y7G2BE1D:數(shù)據(jù)輸入D地址輸入（使能）

EN當(dāng)E3=1；A2A1A0=010時，除Y2外，其余輸出均為高電平。功能表見表4.4.10E2E3A0A1A2Y2=(E3E2E1)A2A1A0=

E1=D

(1)數(shù)據(jù)選擇：經(jīng)過選擇將多路數(shù)據(jù)中的某一路數(shù)據(jù)傳送到公共數(shù)據(jù)線上。1、數(shù)據(jù)選擇器的定義和功能通道1通道2通道3通道42位通道選擇信號三數(shù)據(jù)選擇器(2)數(shù)據(jù)選擇器：實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。數(shù)據(jù)線數(shù)據(jù)輸出一般地，n位通道選擇信號對應(yīng)2n個通道(3)4選1數(shù)據(jù)器：①真值表②邏輯圖1I1&&&&1I0I2I211S1EYS0I3110I2010I1100I00000××1YS0S1E輸出地址選擇使能(1)74HC151集成電路數(shù)據(jù)選擇器（8選1）的功能

==70iiiDmY2、集成電路數(shù)據(jù)選擇器D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYS0S1S2E功能表mi為S2S1S0的最小項(xiàng),如S2S1S0

＝010，m2＝1，其余最小項(xiàng)為0，故Y=D2.

==70iiiDmY(2)數(shù)據(jù)選擇器的應(yīng)用D00D01

D07D10D11

D17Y0Y0Y1Y12位8選1數(shù)據(jù)選擇器①數(shù)據(jù)選擇器的擴(kuò)展(位的擴(kuò)展)ES2S1S0……ED0D1

D7YY74HC151S2S1S0……ED0D1

D7YY74HC151S2S1S0多位數(shù)選器可由多個1位數(shù)選器并聯(lián)組成字的擴(kuò)展：DCBA1YD00D01

D07D8D9

D1516選1數(shù)據(jù)選擇器(S0S1S2對應(yīng)ABC)1&(Y)可以把數(shù)選器的使能端當(dāng)?shù)刂犯呶唬瑢?shí)現(xiàn)字?jǐn)U展。……ES2

S1

S0D0D1

D7YY74HC151（0）……ES2

S1

S0D0D1

D7YY74HC151（1）②邏輯函數(shù)產(chǎn)生器

==70iiiDmY由74HC151的輸出函數(shù)表達(dá)式：輸出函數(shù)表達(dá)式中包含地址變量的所有最小項(xiàng)，若將地址變量作為輸入變量，數(shù)據(jù)輸入信號D0—D7作為控制信號，控制各個最小項(xiàng)在輸出邏輯函數(shù)中是否出現(xiàn)，使能端E始終保持低電平，則數(shù)據(jù)選擇器就成為一個3變量的函數(shù)產(chǎn)生器?！纠?·4·7】試用8選1數(shù)據(jù)選擇器74HC151產(chǎn)生邏輯函數(shù)：ABCBABCAL++=解：ABCCBABCAL++=ABC+m3L+=m5m6+m7+776655DmDmDm+++4433221100DmDmDmDmDm++++=Y取D3=D5=D6=D7=1；D0=D1=D2=D4=0；則Y=m3+m5+m6+m7=L取D3=D5=D6=D7=1；D0=D1=D2=D4=0；【例4·4·7】1L已得D3=D5=D6=D7=1；D0=D1=D2=D4=0；ABCD0D1D2D3D4D5D6D7YY74HC151ES2S1S0顯然L=ABCCBABCA++ABC+由此可畫出該邏輯函數(shù)產(chǎn)生器的邏輯圖如右：【例題】某人設(shè)計的函數(shù)F（A,B,C,）=∑m（2,5,7）產(chǎn)生電路如圖所示，試問該圖中有哪些錯誤

之處，并改正之（所用器件為8選1數(shù)選器）。ABC1012MUXYYVCCEN0

1

2

3

4

5

6

7CBA0012MUXYYVCCEN0

1

2

3

4

5

6

7⑶實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換D0D1D2D3D4D5D6D701001101CPQ2Q1Q0計數(shù)器CPL01001101Y74LS151S2

S1

S0

EL并入串出數(shù)值比較器：對兩數(shù)A、B進(jìn)行比較，以判斷其大小的邏輯電路。比較的結(jié)果有A>B、A<B及A=B三種情況。1、數(shù)值比較器的定義和功能（1）1位數(shù)值比較器10011001010101010000FA=BFA<BFA>BBA真值表FA>B=ABFA<B=ABFA=B=AB+AB四、數(shù)值比較器由表可得：1位數(shù)值比較器的邏輯圖FA>B=AB、FA=B=AB+AB=AB+ABFA=BFA>BFA<BBA11&&1FA<B=AB(2)2位數(shù)值比較器真值表100A0=B0A1=B1010A0<B0A1=B1001A0>B0A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0B0A1B1FA>B=(A1>B1)+(A1=B1)(A0>B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)FA=B=(A1=B1)(A0=B0)由表可得：兩位數(shù)值比較器的邏輯圖FA>B=(A1>B1)+(A1=B1)(A0>B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)FA=B=(A1=B1)(A0=B0)1位數(shù)值比較器A1B1A1>B1A1<B1A1=B11位數(shù)值比較器A0B0A0>B0A0<B0A0=B0&11&&FA>BFA=BFA<B2、集成數(shù)值比較器74HC85(1)集成數(shù)值比較器74HC85的功能74HC8516151413121110912345678GNDVccB0A3B2A2A1B3IA<B

IA=B

IA>B

FA>B

FA=B

FA<BA0B1①74HC85的引腳圖74x85是四位數(shù)值比較器，74HC85是CMOS的四位數(shù)值比較器②74HC85的功能表（P160表4·4·15）(2)、數(shù)值比較器的位數(shù)擴(kuò)展①串聯(lián)方式擴(kuò)展C0A0B0A1B1A2B2A3B3A0B0A1B1A2B2A3B3IA>BIA<BIA=BFA=BFA<BFA>B001C0A0B0A1B1A2B2A3B3A4B4A5B5A6B6A7B7IA>BIA<BIA=BFA=BFA<BFA>BFA=BFA<BFA>B低4位的比較結(jié)果作為高4位比較的條件，速度較慢。有速度要求時，可采取并聯(lián)方式。②并聯(lián)方式擴(kuò)展C2A3B3A2B2A1B1A0B0A11B11A10B10A9B9A8B8IA>BIA<BIA=BFA>BFA<BC1A3B3A2B2A1B1A0B0A7B7A6B6A5B5A4B4IA>BIA<BIA=BFA>BFA<BC0A3B3A2B2A1B1A0B0A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<B001001001001C3A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA<BFA=BFA>B00FA<BFA=BFA>B(這里以12位說明,教材16位)分兩級進(jìn)行比較，16位分4組比較是并行進(jìn)行的，各組結(jié)果再比較得出最后結(jié)果。速度比串行的快一倍五、

算術(shù)運(yùn)算電路11011001+011010011兩個二進(jìn)制數(shù)相加時，有兩種情況：一種不考慮低位來的進(jìn)位，另一種考慮低位來的進(jìn)位。加法器也因此分為半加器和全加器。兩個4位二進(jìn)制數(shù)相加的過程:1、半加器和全加器（1）半加器半加：只考慮兩個加數(shù)本身，不考慮低位來的進(jìn)位。0001011001010011進(jìn)位數(shù)C和數(shù)S加數(shù)B被加數(shù)A半加器真值表C=ABS=AB+AB五、算術(shù)運(yùn)算電路由表得：半加器的邏輯圖和符號：C=ABS=AB+ABS=AB+AB=A

B

COABSC邏輯符號ABC=ABS=A

B=1&邏輯圖（2）全加器（FullAdder）

①全加：進(jìn)行兩個加數(shù)和低位來的進(jìn)位信號三者相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。②全加器第i位相加真值表被加數(shù)Ai加數(shù)Bi低位來的進(jìn)位Ci-1和數(shù)Si向高位的進(jìn)位Ci0000111100110011010101010110100100010111③全加器的邏輯表達(dá)式：0000=Ai

Bi

Ci-1Si=AiBiCi-1

+AiBiCi-1+AiBiCi-1+AiBiCi-1

=AiBi

+(Ai

Bi)

Ci-1Ci

=AiBi

+AiBiCi-1+AiBiCi-1被加數(shù)Ai加數(shù)Bi低位來的進(jìn)位Ci-1和數(shù)Si向高位的進(jìn)位Ci00001111001100110101010101101001000101110000CiAiBiCi-111110100011110SiAiBiCi-111110100011110④邏輯電路(兩個半加器構(gòu)成）

COAiSiBi

COAi

BiAiBi≥1Ai

Bi

Ci-1Ci-1Ci(Ai

Bi)Ci-1⑤邏輯符號

Si=Ai

Bi

Ci-1

Ci=AiBi

+(Ai

Bi)

Ci-1

COAiCi-1SiCiCIBi2、多位數(shù)加法器（1）串行進(jìn)位加法器0CICOA0B0C-1CICOA1B1C0CI

COA2B2C1CICOA3B3C2C3S0S1S2S3四位串行進(jìn)位加法器例題低位的進(jìn)位信號送給鄰近高位作為輸入信號，任一位的加法運(yùn)算必須在低一位的運(yùn)算完成之后才能進(jìn)行。稱為串行進(jìn)位。缺點(diǎn)：運(yùn)算速度不高。優(yōu)點(diǎn)：電路簡單。(2)超前集成進(jìn)位加法器Si

=Ai

Bi

Ci-1Ci

=（Ai

Bi

）Ci-1+AiBi

①超前進(jìn)位的概念Pi

=Ai

BiGi

=Ai·Bi；定義中間變量Gi

和Pi：若Ai=Bi=1

Gi=1

Ci=1

Gi為產(chǎn)生變量若Pi=1

Ai·Bi=0

Ci=Ci-1

Pi為傳輸變量

Si=PiCi-1；

Ci

=Gi+PiCi-1

各位進(jìn)位信號的邏輯表達(dá)式為：Gi

、Pi

均與進(jìn)位信號無關(guān)。各位進(jìn)位信號的邏輯表達(dá)式為：C0

=G0+P0C-1C1

=G1+P1C0=G1+P1G0+P1P0C-1C2

=G2+P2C1=G2+P2G1+P2P1G0+P2P1P0C-1C3

=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-1因進(jìn)位信號只與Gi、Pi

和C-1有關(guān)，而C-1

是向最低位的進(jìn)位信號，其值為0，所以各位的進(jìn)位信號都只與兩個加數(shù)有關(guān)，可以并行產(chǎn)生。象這樣的多位加法，每位的進(jìn)位只由加數(shù)和被加數(shù)決定，與低位進(jìn)位無關(guān)。這種進(jìn)位方式稱為超前進(jìn)位。&=1B3A3&=1B2A2&=1B1A1&=1B0A0P3G3G2G1G0P2P1P0C-1=1P3S3=1P2S2=1P1S1=1P0S0COC3C0C1C2C-1②集成4位超前進(jìn)位加法器74HC283由兩片集成4位超前進(jìn)位加法器74HC283構(gòu)成的8位加法電路（在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位）。（3）超前進(jìn)位產(chǎn)生器74LS182超前進(jìn)位產(chǎn)生器74LS182的邏輯圖和邏輯符號：專用的超前進(jìn)位產(chǎn)生器用于將多片運(yùn)算電路之間的進(jìn)位信號連接成并行進(jìn)位結(jié)構(gòu)。邏輯圖邏輯符號（3）超前進(jìn)位產(chǎn)生器74LS182邏輯圖可以用來實(shí)現(xiàn)多個超前進(jìn)位產(chǎn)生器連接.3、減法運(yùn)算（1）反碼和補(bǔ)碼（無符號數(shù)）反碼：將原碼中的0變?yōu)?、1變?yōu)?所得的代碼原碼：自然二進(jìn)制碼原碼和反碼之間的關(guān)系：N原：0000

0001

0101111111101010N反：111111111111N反=（2n–1）-N原——n等于數(shù)碼的位數(shù)補(bǔ)碼的定義：對n位數(shù)N原，

N補(bǔ)=2n-N原N補(bǔ)=N反+1補(bǔ)碼和反碼的關(guān)系：原碼反碼補(bǔ)碼反相加1（2）由加補(bǔ)碼來完成減法運(yùn)算∵N補(bǔ)=2n-N原∴-N原=N補(bǔ)

–2n=N反+1

–2n

對兩個n位數(shù)A和B相減,則A-B

=A+（-B）=A+B反+1

–2n①4位減法運(yùn)算邏輯圖：4位加法器11111C

-1B3B1B2B0A3A1A2A0D3D1D2D0借位信號V1

A-B

=A+（-B）=A+

B反+1

–2nB反碼減2n加1進(jìn)取位反②減法運(yùn)算過程分析：(a)AB的情況:（設(shè)A=0110，

B=0010）0110（A）1101（B反）

1（加1）+0100100100借位差的原碼0110

-0010

0100

AB時，借位信號為0，所得的值就是差的原碼。直接相減(b)A<B的情況：（設(shè)A=0001，B=0110）0001（A）1001（B反）1（加1）+101101進(jìn)取位反1011借位差的絕對值的補(bǔ)碼0001-0110-0101A<B時，借位信號為1，所得的值為實(shí)際差值絕對值的補(bǔ)碼。直接相減③由借位信號決定求補(bǔ)的邏輯圖

4位加法器=1=1=1=1C

-1B3B1B2B0A3A1A2A0D

3D

1D

2D

0D3D1D2D0V當(dāng)V=0時，差為正數(shù)，無需再求補(bǔ)，輸出為原碼；

當(dāng)V=1時，差為負(fù)數(shù)，需再求補(bǔ)才得原碼輸出。

=1=1=1=1C

-1B3B1B2B0A3A1A2A0D

3D

1D

2D

0D3D1D2D0V11111C

-1B3B1B2B0A3A1A2A0D3D1D2D0V1④完整的四位減法運(yùn)算電路最后結(jié)果*4、集成算術(shù)/邏輯單元（ALU74181）74LS181雙極型ALU（1）74LS181的功能表（2）邏輯符號（3）16位全超前進(jìn)位ALU邏輯符號組進(jìn)位產(chǎn)生（傳輸）變量輸出串行進(jìn)位輸出端這樣連接后，每組的Cn+4端不用，對應(yīng)的由74LS182產(chǎn)生，（3）塊的Cn+4端為運(yùn)算結(jié)果的最高位進(jìn)位。應(yīng)用組合邏輯器件進(jìn)行設(shè)計時要注意的問題對邏輯表達(dá)式的變換與化簡的目的是使其盡可能與組合邏輯器件的形式一致，而不是盡量化簡。設(shè)計時應(yīng)考慮合理充分應(yīng)用組合器件的功能，盡量用同類的、較少的和較簡單的器件滿足設(shè)計要求。當(dāng)組合器件的功能用不完時，要對多余的輸入、輸出端作適當(dāng)?shù)奶幚恚划?dāng)一個組合器件不能滿足設(shè)計要求時，應(yīng)對器件進(jìn)行適當(dāng)?shù)臄U(kuò)展。【例題】欲用雙2-4線譯碼器（74LS139）擴(kuò)展成4-16線譯碼器，試問需用74LS139_______片，輸入信號線_______條，輸出信號線_______條。A3A21010A1A010101074LS139【例題】某人設(shè)計的函數(shù)F（A,B,C,）=∑m（2,5,7）產(chǎn)生電路如圖所示，試問該圖中有哪些

錯誤之處，并改正之。ABC1012MUXYYVCCEN0

1

2

3

4

5

6

7CBA0012MUXYYVCCEN0

1

2

3

4

5

6

7通道選擇輸入數(shù)據(jù)輸入例：試用兩片全加器74LS183組成一個四位加法器74LS183VCC2Ai2Bi2Ci-12Ci2Si地1Ai1Bi1Ci-11Ci1Si74LS183VCC2Ai2Bi2Ci-12Ci2Si地1Ai1Bi1Ci-11Ci1Si74LS183VCC2Ai2Bi2Ci-12Ci2Si地1Ai1Bi1Ci-11Ci1Si低位片A0B0A1B1A2B2A3B3S0S1S2S3C34.5組合可編程邏輯器件(PLD)可編程邏輯器件(PLD)是一種可以由用戶定義和設(shè)置邏輯功能的器件。使用之實(shí)現(xiàn)數(shù)字系統(tǒng)，可以提高集成度、速度、可靠性，減少功耗。4.5.1PLD的結(jié)構(gòu)、表示方法及分類1.PLD的結(jié)構(gòu)圖4.5.1PLD圖結(jié)構(gòu)（a）一般框圖（b）基本電路結(jié)構(gòu)

ZY與門陣列××××××××××××××××AB輸入輸出或門陣列（b）（a）4.5.1PLD的結(jié)構(gòu)、表示方法及分類2.PLD的表示方法硬線連接單元×被編程接通單元ZY與門陣列××××××××××××××××AB輸入輸出或門陣列(1)連接方式被編程擦除單元也稱可編程“斷開”單元（2）基本門電路的表示方式(a)與門L1=ABCL2=A+B+CL3=0L4=1（輸入保持“懸浮”的1態(tài)）(b)或門(c)輸出恒等于0的與門(d)輸出為1的狀態(tài)(e)輸入緩沖器(f)三態(tài)輸出緩沖器（3）編程連接技術(shù)L=A·CPLD表示的與門(b)

熔絲工藝的與門原理圖

(c)CMOS工藝的與門原理圖（4）浮柵MOS管開關(guān)分為疊柵注入MOS(SIMOS)管、浮柵隧道氧化層MOS（Flotox)管和快閃（Flash)疊柵MOS管.不同的浮柵MOS管連接的PLD，編程信息的擦除方法也不同，SIMOS管連接的PLD，采用紫外線照射擦除；

Flotox管和快閃疊柵MOS管，采用電擦除方法。①SIMOS管開關(guān)疊柵注入

(SIMOS)管結(jié)構(gòu)和符號浮柵上累積電子與開啟電壓的關(guān)系編程處理前，浮柵上沒有電荷，與普通MOS管一樣。此時開啟電壓為VT1，編程處理后，開啟電壓升為VT2，正常邏輯高電平不能達(dá)到其開啟電壓，管始終截止，即斷開。VCCD漏源控制柵浮柵如圖所示，浮柵帶電時，相當(dāng)于存數(shù)據(jù)D＝1②FlotoxMOS管開關(guān)當(dāng)漏源極均接地，控制柵加上足夠高的電壓（20V）時，交疊區(qū)將產(chǎn)生一個很強(qiáng)的電場使漏區(qū)電子通過絕緣層到達(dá)浮柵而帶負(fù)電。相反的加壓則使浮柵放電。即電擦除。編程處理后，開啟電壓升高，正常邏輯高電平下，管始終截止，即斷開。③快閃（Flash)疊柵MOS管.特點(diǎn)：源極的N+區(qū)大于漏極的N+區(qū)；二是浮柵到P襯底間的氧化絕緣層比SIMOS管的更薄。編程處理后，開啟電壓升高，正常邏輯高電平下，管始終截止，即斷開。編程方式與SIMOS管的相同。3.PLD的分類按照PLD的集成度，可分為低密度和高密度器件，1000門以下為低密度，例如PROM、PLA、PAL、GAL等；1000門以上為高密度，例如CPLD、FPGA等；也可按結(jié)構(gòu)體系分為簡單、復(fù)雜和現(xiàn)場可編程三種。還有按陣列可編程情況的分類，如圖4.5.8（a）PROM的與陣列固定，或陣列可編程；（b）PLA的與陣列或陣列均可編程；（c）PAL和GAL與陣列可編程，或陣列固定；圖4.5.8PLD的分類PROM的基本電路結(jié)構(gòu)PLA的基本電路結(jié)構(gòu)PAL的基本電路結(jié)構(gòu)4.5.2組合邏輯電路的PLD實(shí)現(xiàn)任何組合邏輯關(guān)系都可以變換成與或表達(dá)式，因此通過PLD的與、或陣列都可以實(shí)現(xiàn)任何一個邏輯函數(shù)。圖4.5.8(a)的PROM的與陣列是將輸入變量的全部最小項(xiàng)譯出來了，用它實(shí)現(xiàn)邏輯函數(shù)，只用一部分，利用率低，因此很少作為PLD器件使用。而（b）（c）用得較多。PROM的PLD表示法輸入項(xiàng)(地址線)輸出項(xiàng)(數(shù)據(jù)線)A3A2A0××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××A1Y1Y0Y2Y3或陣列(可編程)與陣列(固定)或陣列編程可得到任意的邏輯函數(shù)Y0~Y3(或數(shù)據(jù)D0~D3）.1.可編程邏輯陣列PLA

PLA的與陣列或陣列均可編程；所以將邏輯函數(shù)化簡后再實(shí)現(xiàn)，可以有效地提高芯片的利用率。PLA的規(guī)格用輸入變量數(shù)、與陣列的乘積項(xiàng)數(shù)、或陣列的輸出端數(shù)三者的乘積表示。典型的集成PLA（82S100）有16個輸入變量、48個乘積項(xiàng)、8個輸出端。例4.5.1由PLA構(gòu)成的邏輯電路如圖4.5.9所示，試寫出該電路的邏輯表達(dá)式，并確定其功能。解：（1）由圖得(2)由表達(dá)式列真值表(2)由表達(dá)式列真值表（3）由表看出，如A、B、C分別為加數(shù)、被加數(shù)和低位進(jìn)位數(shù)，則L0為和數(shù)，L1為向高位的進(jìn)位數(shù)?？梢?，電路實(shí)現(xiàn)了全加器的功能。0110100100010111010101010011001100001111L0L1CBA輸出輸入例4.5.1真值表2.可編程陣列邏輯器件(PAL)PAL由可編程的與陣列，固定的或陣列和輸出電路組成圖4.5.10PAL的基本電路結(jié)構(gòu)右圖表示：它是4組10×3位的PAL:10個輸入變量，3個乘積項(xiàng)，4組輸出，所有交叉點(diǎn)由熔絲連通（圖中省略）。用之保留，不用斷之。例4.5.2用圖4.5.10所示PLA實(shí)現(xiàn)下列邏輯函數(shù)。解：L0~L2各含3個以下乘積項(xiàng)，可直接實(shí)現(xiàn)。L3含4項(xiàng)，不能直接實(shí)現(xiàn)，但其前兩項(xiàng)正好為L0，固可反饋實(shí)現(xiàn)，右圖為實(shí)現(xiàn)電路。小結(jié)1.分析組合邏輯電路的目的是確定已知電路的功能。其步驟大致是：邏輯圖邏輯表達(dá)式真值表功能分析2.設(shè)計組合邏輯電路的目的是根據(jù)實(shí)際問題，設(shè)計出邏輯電路。其步驟大致是：明確邏輯功能要求列真值表邏輯表達(dá)式邏輯圖3.應(yīng)用邏輯器件設(shè)計電路要把邏輯表達(dá)式化簡并變換為與器件的形式一致。4.可編程邏輯器件由用戶定義和設(shè)置邏輯功能，可以實(shí)現(xiàn)各種組合邏輯電路。4.1.6試分析圖題4.1.6所示電路的邏輯功能。解：（1）由圖寫出邏輯表達(dá)式并變換ABCi

SCo

0000010100111001011101110010100110010111（2）由表達(dá)式可得真值表(3)該電路為1位全加器，AB為被加數(shù)和加數(shù)，Ci為低位進(jìn)位，S為和，C0為向高位進(jìn)位。圖題4.1.64.1.8試分析圖題4.1.8所示電路的邏輯功能。解：采用如上題的解法（2）化簡和變換邏輯表達(dá)式（1）由圖寫出邏輯表達(dá)式（3）由表達(dá)式可得真值表（4）由真值表和表達(dá)式分析電路功能。顯然，電路功能是：當(dāng)ABCD所表示的二進(jìn)制數(shù)小于或等于9時，輸出L4L3L2L1為對應(yīng)輸入的十進(jìn)制數(shù)9的補(bǔ)碼，當(dāng)ABCD所表示的二進(jìn)制數(shù)大于9時，電路輸出偽碼，標(biāo)志位F輸出為1。這里9的補(bǔ)碼：輸出＝9－輸入（1）由圖寫出邏輯表達(dá)式（2）化簡和變換邏輯表達(dá)式（3）由表達(dá)式可得真值表真值表這里9的補(bǔ)碼：輸出＝9－輸入【加例】試用與非門和非門設(shè)計一譯碼器，譯出對應(yīng)ABCD=0010、1010、1110狀態(tài)的3個信號。解:(1)設(shè)對應(yīng)譯出的信號為Y1

，Y2

，Y3，譯碼輸出低電平有效;(2)依題意可列真值表ABCDY1Y2Y3001010101110011101110(3)由真值表可得表達(dá)式(4)由表達(dá)式可畫圖如下：這里Yi可以用標(biāo)記，表示低有效4.2.9某雷達(dá)站有三部雷達(dá)A、B、C，其中A和B功率消耗相等，C的功率是A的2倍。這些雷達(dá)由2臺發(fā)電機(jī)X和Y供電，發(fā)電機(jī)X的最大輸出功率等于雷達(dá)A的功率消耗，發(fā)電機(jī)Y的最大輸出功率是X的3倍。要求設(shè)計一個邏輯電路，能夠根據(jù)各雷達(dá)的啟動和關(guān)閉信號，以最節(jié)約電能的方式起、停發(fā)電機(jī)。解：（2）依題意可知，當(dāng)A或B工作時，只需要X發(fā)電；A、B、C同時工作時，需要X和Y同時發(fā)電；其它情況只需要Y發(fā)電。由此可列出真值表（1）設(shè)雷達(dá)A、B、C啟動為1，關(guān)閉為0，發(fā)電機(jī)X、Y起動為1，停止為0。（3）真值表ABCXY0000010100111001011101110001100110010111（4）由真值表可畫卡諾圖并得簡化邏輯表達(dá)式。ABCXY0000010100111001011101110001100110010111（5）由邏輯表達(dá)式可畫出電路。（5）由邏輯表達(dá)式可畫出電路。圖題4.2.9電路4.3.3判斷圖題4.3.3所示電路在什么條件下會產(chǎn)生競爭冒險，怎樣修改電路能消除競爭冒險？解：在一定條件下，如果邏輯表達(dá)式簡化為兩個互補(bǔ)信號相乘或者相加，電路有可能產(chǎn)生競爭冒險現(xiàn)象。根據(jù)電路圖寫出邏輯表達(dá)式并化簡得:當(dāng)A=0、C=1時，有可能產(chǎn)生競爭冒險現(xiàn)象.為消除可能產(chǎn)生的競爭冒險，增加乘積項(xiàng),使按此式得到修改后的電路(b)(a)(b)同樣的條件時L≡14.4.4試用優(yōu)先編碼器74HC147設(shè)計鍵盤編碼電路，十個按鍵分別對應(yīng)十進(jìn)制數(shù)0～9，編碼器的輸出為8421BCD碼，要求按鍵9的優(yōu)先級別最高，并且有工作狀態(tài)標(biāo)志，以說明沒有按鍵按下和按鍵0按下兩種情況。解：依題意根據(jù)設(shè)計要求列出真值表，與74HC147功能表對照，可畫出符合要求的鍵盤編碼電路。當(dāng)碼輸出為0時，工作狀態(tài)標(biāo)志GS＝1為按鍵0按下，為有效編碼，GS＝0為沒有按鍵按下時的0，為無效碼。GSDCBA4.4.10試用譯碼器74HC138和其它邏輯門設(shè)計一地址譯碼器，要求地址范圍是00H~3FH。解：按以上思路，對本題，給定的74HC138為3－8線譯碼器，要求地址范圍是00H~3FH，最大為6位第64個地址第64個譯碼輸出，顯然需要8片74HC138，需增加3位地址碼。依題意根據(jù)設(shè)計要求列出真值表，與74HC138功能表對照。對譯碼器擴(kuò)展地址范圍的一類問題，主要是利用譯碼器的使能端來代表地址的高位，一般而言，使能端越多，可能擴(kuò)展的范圍就越大。設(shè)計的思路是：首先根據(jù)設(shè)計要求計算需要的基本芯片數(shù)，列出真值表，然后由真值表分析高位地址的變化情況，建立使能端和高位信號的對應(yīng)關(guān)系，通過使用直接接入或附加反相器使擴(kuò)展地址的高位從小到大變化時，基本芯片依次輪流工作。將A2A1A0分別接74HC138的輸入端，A5A4A3通過反相器或直接接入片選信號端（使能端），使（1）片到（6）片依地址值變大依次工作（任何時刻只有一片工作），即完成設(shè)計。4.4.18設(shè)計一4選1數(shù)據(jù)選擇器，數(shù)據(jù)輸入是I0、I1、I2

、I3,數(shù)據(jù)輸出是Y，4個控制信號為S0、S1、S2

、S3

。要求只有當(dāng)Si＝1時，Ii與Y接通，且由另一個控制信號E作為該選擇器的使能信號。解：依題意列出該數(shù)據(jù)選擇器的功能表，如表題解4.4.18所示?！?/p>

×

×

I0××I1××I2××I3

×××××××I3

I2I1

I0I0I1I2I3高阻100011001010100110000××××YE

S3S2

S1S0表題解4.4.18由功能表寫出Y的邏輯表達(dá)式（1）畫出由反相器、兩輸入與門和或門實(shí)現(xiàn)的邏輯電路。（2）選擇一合適的三態(tài)門作為輸出級。注意：輸出非1或0時，其表達(dá)式是乘積項(xiàng)與輸出信號的乘積。用非門和2輸入與門、或門實(shí)現(xiàn)該數(shù)據(jù)選擇器，并用三態(tài)門作輸出級，電路如圖所示。圖題解4.4.18由圖，如S0=1,則Y=I0004.4.2074HC151的連接方式和各輸入端的輸入波形如圖題4.4.20所示，畫出輸出端Y的波形。解：由圖題4.4.20電路可寫出此時74HC151（8選1）的功能表由功能表的輸出狀態(tài)和圖題4.4.20中給出的E、A、B、C、A0、A2波形可畫出Y的波形。4.4.24試用五個2輸入端或門、一個與門和非門實(shí)現(xiàn)語句“A>B”,A和B均為2位二進(jìn)制數(shù)。解：設(shè)兩個數(shù)為和依題意，設(shè)A>B時，輸出F為1，否則為0，列真值表（略）首先寫出兩位二進(jìn)制數(shù)進(jìn)行大