組合邏輯電路片上微控制系統(tǒng)原理與項(xiàng)目設(shè)計(jì)第四講內(nèi)容回顧布爾邏輯量布爾邏輯運(yùn)算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號(hào)真值表波形圖電路功能信號(hào)代數(shù)式數(shù)學(xué)HDL硬件結(jié)構(gòu)授課內(nèi)容組合電路信息處理系統(tǒng)信息獲取信息加工信息顯示信息存儲(chǔ)信息傳輸信息加工和處理算法中的數(shù)學(xué)計(jì)算、比較、選擇、分配、編碼和譯碼等重要操作電路都屬于組合電路。組合電路是無反饋電路，即當(dāng)前輸出只與當(dāng)前輸入有關(guān)，相同的輸入產(chǎn)生相同的輸出。組合電路的分析分析方法從輸入端開始，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式根據(jù)邏輯函數(shù)表達(dá)式列出真值表根據(jù)真值表的內(nèi)容概括出電路的功能組合電路的分析某設(shè)備的控制電路圖3-1所示，分析該組合電路的邏輯功能。從輸入量A、B和C開始逐級(jí)推導(dǎo)

ABCFABCF00001000001010110100110101111111從表中可以看出，只要有兩個(gè)或兩個(gè)以上的輸入為1，輸出就為1。因此，該電路可以視為是一種“少數(shù)服從多數(shù)”的表決器。組合電路的分析硬件描述語(yǔ)句，有時(shí)分析語(yǔ)句即可知道功能，有時(shí)要列出真值表通過觀察得到功能，有時(shí)需要語(yǔ)句分析與列真值表相結(jié)合?！纠糠治鱿旅鎂erilog語(yǔ)言描述的邏輯電路的功能。moduletest(A,B,C,F); inputA,B,C; outputregF; wire[1:0]x; assignx=A+B+C; always@(*) if(x<2'd2) F<=1'b0; else F<=1'b1;endmodule組合電路設(shè)計(jì)設(shè)計(jì)某種功能的電路時(shí)，首先進(jìn)行邏輯抽象，即將文字描述的邏輯命題轉(zhuǎn)換為真值表；然后根據(jù)真值表和選用的邏輯器件類型寫出相應(yīng)的邏輯函數(shù)表達(dá)式。在邏輯抽象中，先分析邏輯命題，確定輸入和輸出變量；再采用二值邏輯的0和1分別對(duì)輸入和輸出進(jìn)行值描述（即0和1的含義），并列出輸出和輸入之間的邏輯真值表。組合電路設(shè)計(jì)【例】某產(chǎn)品重量檢測(cè)單元電路有四個(gè)輸入D3D2D1D0（其組合值為輸入的產(chǎn)品重量值）和3個(gè)輸出信號(hào)FL（不足）、FM（合格）和FH（超重）。輸入輸出關(guān)系為：（1）僅當(dāng)質(zhì)量值小于5時(shí)FL=1，其它情況FL=0；（2）僅當(dāng)質(zhì)量值大于10時(shí)FH=1，其它情況FH=0；（3）僅當(dāng)質(zhì)量值不小于5且不大于10時(shí)FM=1，其它情況FM=0。設(shè)計(jì)該單元電路。組合電路設(shè)計(jì)①輸入變量為D3、D2、D1和D0，輸出變量為FL、FH和FM。②邏輯真值表組合電路設(shè)計(jì)

組合電路設(shè)計(jì)

組合電路設(shè)計(jì)moduletest(D,FL,FM,FH); input[3:0]D; outputregFL,FM,FH; always@(*) if(D<4'd5) {FL,FM,FH}<=3'b100; elseif(D<=4’d10) {FL,FM,FH}<=3'b010; else {FL,FM,FH}<=3'b001;endmodule【例】某比賽項(xiàng)目有三個(gè)裁判，每個(gè)裁判有一個(gè)表決按鈕，按下按鈕表明“通過”。運(yùn)動(dòng)員最終成績(jī)通過是否亮燈來表示，燈亮表示“通過”，燈滅表示“未通過”。僅當(dāng)兩個(gè)或兩個(gè)以上裁判按下按鈕時(shí)，燈才亮。①輸入輸出定義有三個(gè)表決按鈕，分別采用三個(gè)輸入A、B和C來表示按鈕狀態(tài)，當(dāng)按鈕按下時(shí)，相應(yīng)的變量值為0，否則為1。燈控信號(hào)采用輸出F表示，F(xiàn)為1時(shí)燈亮，為0時(shí)燈滅

logisimmoduletest(A,B,C,F); inputA,B,C; outputregF; always@(*) case({A,B,C}) 0,1,2,4:F<=1'b0; 3,5,6,7:F<=1'b1; endcaseendmodule加/減法器1.全加器

最基本的加法器是兩個(gè)比特相加的一位二進(jìn)制數(shù)加法，其數(shù)學(xué)公式為(CO,S)=A+B+CI，其中A和B是兩個(gè)本位加數(shù)，CI為低位向本位的進(jìn)位，S為本位和，CO為本位向高位的進(jìn)位。該加法器也稱為全加器。問題：算術(shù)邏輯單元ALU如何設(shè)計(jì)？支持加、減、乘、除、與、或、非運(yùn)算，由控制線控制全加器S=A

B

CICO=A

B+A

CI+B

CImoduleadd1(A,B,CI,S,CO); inputA,B,CI; outputS,CO; assign{CO,S}=A+B+CI;endmodule半加器沒有低位進(jìn)位的加法器稱為半加器，即(CO,S)=A+B2.全減器全減器包括三個(gè)輸入，即本位的被減數(shù)A、減數(shù)B和低位向本位的借位CI，兩個(gè)輸出，即本位差D和本位向高位的借位CO。減法運(yùn)算式為：(CO,D)=A-B-CImodulesub1(CI,A,B,CO,D);inputCI,A,B;outputCO,D; assign{CO,D}=A–B-CI;endmodule多位加/減法器多位加/減法器通常由全加器級(jí)聯(lián)構(gòu)成。2位加法器在數(shù)學(xué)運(yùn)算中，兩位數(shù)加是從最低位開始，逐位相加。最低位的A0、B0和CI相加，結(jié)果為CO0和S0，將CO0作為CI1，參加高位的加運(yùn)算，A1、B1和CI1相加結(jié)果為CO和S1。以此類推，n位加法器由一個(gè)n-1位加法器和一個(gè)全加器級(jí)聯(lián)而成，n-1位加法器的進(jìn)位作為一個(gè)全加器的低位進(jìn)位CI，全加器輸出和的第n位和進(jìn)位CO。moduleaddn(CI,A,B,S,CO);parametern=;inputCI;input[n-1:0]A,B;output[n-1:0]S;outputCO;assign{CO,S}=A+B+CI;endmodule應(yīng)用示例【例】有符號(hào)數(shù)加法器:輸入8位有符號(hào)數(shù)A和B，輸出8位本位和S和1位進(jìn)位標(biāo)志CF，有符號(hào)數(shù)的加法還會(huì)出現(xiàn)溢出現(xiàn)象，因此同時(shí)也輸出1位溢出標(biāo)志OF。moduleSAdd8(A,B,S,CF,OF); input[7:0]A,B; output[7:0]S; outputCF,OF; wireCp; assign{Cp,S[6:0]}=A[6:0]+B[6:0];//產(chǎn)生本位和的低6位和次高位進(jìn)位標(biāo)志 assign{CF,S[7]}=A[7]+B[7]+Cp;//產(chǎn)生本位和的最高位和最高位進(jìn)位標(biāo)志 assignOF=Cp^CF;//產(chǎn)生溢出標(biāo)志endmodulemoduletest;reg[7:0]A,B;wire[7:0]S;wireCF,OF;

SAdd8sadd8_0(.A(A),.B(B),.S(S),.CF(CF),.OF(OF));initialbeginA=100;B=27;#100;B=28;#100;A=-100;B=-28;#100;B=-29;#100;$stop;endendmodulemoduleaddn(CI,A,B,S,CO);parametern=;inputCI;input[n-1:0]A,B;output[n-1:0]S;outputCO;assign{CO,S}=A+B+CI;endmodule數(shù)據(jù)選擇/分配器1.數(shù)據(jù)選擇器從多路輸入中選擇一個(gè)作為輸出，也稱為多路選擇器（MUX）。它有n個(gè)地址輸入An-1,…,A0、N=2n個(gè)數(shù)據(jù)輸入DN-1,…,D0和1個(gè)數(shù)據(jù)輸出Y。n個(gè)地址構(gòu)成的二進(jìn)制值i，輸出Y就等于輸入Di，其數(shù)學(xué)描述為：Y=Di，i=(An-1…A0)2。moduleMux4(A,D,Y); input[1:0]A; input[3:0]D; outputregY; integeri; always@(*) for(i=0;i<4;i=i+1) if(A==i) Y<=D[i];endmodule

本節(jié)內(nèi)容moduletop_module(input[15:0]a,b,c,d,e,f,g,h,i,input[3:0]sel,output[15:0]out);always@(*)begincase(sel)4'b0:out<=a;4'b1:out<=b;4'd2:out<=c;4'd3:out<=d;4'd4:out<=e;4'd5:out<=f;4'd6:out<=g;4'd7:out<=h;4'd8:out<=i;default:out<=16'b1111_1111_1111_1111;endcaseendendmodule

moduleDemux4(A,D,Y); input[1:0]A; inputD; outputreg[3:0]Y; integeri;//循環(huán)結(jié)構(gòu)中的計(jì)數(shù)量，不是信號(hào) always@(*) for(i=0;i<4;i=i+1)//生成4個(gè)if語(yǔ)句 if(A==i) Y[i]<=D; else Y[i]<=1;endmodule應(yīng)用實(shí)例-ALU算術(shù)邏輯運(yùn)算器運(yùn)算器支持8種兩個(gè)8位數(shù)X和Y的數(shù)據(jù)運(yùn)算，即加、減、位與、位或、位異或、左移1位、右移1位、賦值，但每次只能進(jìn)行1種運(yùn)算，通過3位控制信號(hào)OP改變運(yùn)算類型，同時(shí)給出進(jìn)/借位標(biāo)志CF、溢出標(biāo)志OF、符號(hào)標(biāo)志SF和結(jié)果為零標(biāo)志ZF。設(shè)計(jì)此運(yùn)算器的電路結(jié)構(gòu)圖及相應(yīng)的HDL代碼。 always@(*) case(OP) 0:{OF,CF,Z}<={oa,ca,sa}; 1:{OF,CF,Z}<={os,cs,ds}; 2:{OF,CF,Z}<={2'b0,X&Y}; 3:{OF,CF,Z}<={2'b0,X|Y}; 4:{OF,CF,Z}<={2'b0,X^Y}; 5:{OF,CF,Z}<={2'b00,X[6:0],1'b0}; 6:{OF,CF,Z}<={2'b00,1'b0,X[7:1]}; 7:{OF,CF,Z}<={2'b0,Y}; endcase assignSF=Z[7]; assignZF=~|Z;endmodulemoduleALU(OP,X,Y,Z,CF,OF,SF,ZF); input[2:0]OP; input[7:0]X,Y; outputreg[7:0]Z; outputregCF,OF; outputSF,ZF; wire[7:0]sa; wire[7:0]ds; wireca,oa,cs,os; SAdd8sadd8_0(.A(X),.B(