EDA技術(shù)與應(yīng)用知到智慧樹期末考試答案題庫2024年秋山東科技大學(xué)關(guān)于reg[7:0]mem[15:0]說法正確的是（）

A:mem[6]表示第6位

B:mem有8個(gè)存儲(chǔ)器

C:mem是位寬為8的存儲(chǔ)器

D:mem是位寬為16位存儲(chǔ)器

答案:mem是位寬為8的存儲(chǔ)器下面的代碼綜合后，存在幾個(gè)觸發(fā)器？（D）modulereg_test(clk,in1,out1);inputclk;inputin1;outputout1;regreg1,reg2,reg3,out1;always@(posedgeclk)beginreg3<=reg2;out1<=reg3;reg1<=in1;reg2<=reg1;endendmodule

A:1B:0C:4D:3

答案:4在Verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。

A:8

B:64

C:16

D:32

答案:32邏輯操作符&&的功能是（）

A:或

B:異或

C:與

D:非

答案:與已知“a=1’b1,b=4’b0011”,c={a，b}，那么c=（）。

A:4’b1011

B:4’b0011

C:5’b00111

D:5’b10011

答案:D:5’b10011下列標(biāo)示符中，不合法的標(biāo)示符是（）。

A:Signal_1

B:Not_ack_0

C:State0

D:6_moon

答案:6_moon執(zhí)行語句“rega=‘b1010;rega=~rega;”后，rega的值是（）

A:’b0001

B:’b0101

C:’b1010

D:’b0000

答案:A:'b0001下面關(guān)于綜合的說法，錯(cuò)誤的是（）

A:綜合就是把電路的高級(jí)語言描述轉(zhuǎn)化成低級(jí)的，可以FPGA基本結(jié)構(gòu)映射的網(wǎng)表文件

B:綜合是吧抽象層次中的一種表示轉(zhuǎn)化成另一種表示的過程

C:綜合可以理解為一種映射過程，并且這種映射關(guān)系是唯一的

D:為實(shí)現(xiàn)系統(tǒng)面積、性能等要求，需要對(duì)綜合加以約束，稱為總合約書

答案:綜合可以理解為一種映射過程，并且這種映射關(guān)系是唯一的大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是：（）。

A:CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡稱

B:CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件

C:在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)

D:早期的CPLD是從FPGA的結(jié)構(gòu)擴(kuò)展而來

答案:在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)下列表示左移兩位的正確的是（）

A:A＜＜2

B:A＞＞2’b00

C:A＜2

D:A＜＜2’b00

答案:A＜＜2如設(shè)置時(shí)間尺度為`timescale1ns/100ps，則TestBench中#1.2表示延時(shí)（）

A:120ps

B:1200ps

C:12ps

D:1.2ps

答案:1200ps下列關(guān)于循環(huán)語句說法正確的是（）

A:while循環(huán)語句實(shí)現(xiàn)的是一種“條件循環(huán)”，如果表達(dá)式在開始時(shí)不為真時(shí)，過程語句將被執(zhí)行。

B:for循環(huán)不是一種“條件循環(huán)”

C:for循環(huán)語句可以被這樣理解：for(循環(huán)變量賦初值;循環(huán)執(zhí)行條件;循環(huán)變量增值)循環(huán)體語句的語句塊;

D:動(dòng)態(tài)改變循環(huán)次數(shù)的語句是可以被綜合的

答案:for循環(huán)語句可以被這樣理解：for(循環(huán)變量賦初值;循環(huán)執(zhí)行條件;循環(huán)變量增值)循環(huán)體語句的語句塊;下列關(guān)于VerilogHDL語言邏輯運(yùn)算符說法錯(cuò)誤的是（）

A:邏輯運(yùn)算符中“&&”和“||”的優(yōu)先級(jí)低于關(guān)系運(yùn)算符，“|”高于算術(shù)運(yùn)算符

B:VerilogHDL語言中邏輯運(yùn)算符包括“&&”，“||”和“！”

C:VerilogHDL語言中邏輯運(yùn)算符全為二目運(yùn)算符

D:為提高程序的可讀性，明確表達(dá)各運(yùn)算符間的運(yùn)算關(guān)系，可使用括號(hào)

答案:VerilogHDL語言中邏輯運(yùn)算符全為二目運(yùn)算符下列VerilogHDL語言中關(guān)系運(yùn)算符說法錯(cuò)誤的是（）

A:語句“a＜size-1”等同于語句“a＜(size-1)”

B:所有關(guān)系運(yùn)算符優(yōu)先級(jí)相同，均低于算術(shù)運(yùn)算符的優(yōu)先級(jí)

C:VerilogHDL語言中關(guān)系運(yùn)算符共有4種，即“＜”,“＞”,“＜=”和“＞=”

D:進(jìn)行關(guān)系運(yùn)算時(shí)，返回值只能是1或0

答案:進(jìn)行關(guān)系運(yùn)算時(shí)，返回值只能是1或0下列關(guān)于非阻塞賦值運(yùn)算方法（如b＜=a;）說法錯(cuò)誤的是（）。

A:塊結(jié)束后才完成賦值操作

B:在編寫可綜合模塊時(shí)是一種比較常用的賦值方式

C:b的值立刻改變

D:非阻塞賦值符“＜=”與小于等于符“＜=”意義完全不同，前者用于賦值操作，后者是關(guān)系運(yùn)算符，用于比較大小

答案:在“always”模塊中的reg型信號(hào)都采用此賦值方式

在下列VerilogHDL運(yùn)算符中，屬于三目運(yùn)算符的是（）

A:?:

B:===

C:&&

D:!=

答案:?:Verilog的端口類型不包括（）

A:output

B:inout

C:float

D:input

答案:float下列語句中不屬于并行語句的是（）。

A:case語句

B:assign語句

C:過程語句

D:元件例化語句

答案:case語句下列VerilogHDL程序塊中，beginreg[7:0]tem;//count=0;tem=rega;//while(tem)beginif(tem[0])count=count+1;tem=tem＞＞1;endend對(duì)功能實(shí)現(xiàn)不起作用的語句是（）

A:tem=rega;

B:reg[7:0]tem;

C:count=0;tem=rega;

D:count=0;

答案:count=0在Verilog中，下列語句哪個(gè)不是分支語句（）。

A:casez

B:case

C:if-else

D:repeat

答案:repeat下面不屬于TestBench功能的是（）。

A:為待測(cè)電路設(shè)置傳輸延時(shí)

B:為待測(cè)電路產(chǎn)生輸入激勵(lì)

C:獲取待測(cè)電路輸出

D:判斷待測(cè)電路輸出正確性

答案:為待測(cè)電路設(shè)置傳輸延時(shí)以下不屬于FPGA結(jié)構(gòu)組成部分的是？

A:可編程邏輯宏單元（LAB）B:可編程I/O單元（IOB）C:可編程內(nèi)部連線（PIA）D:可編程邏輯模塊（CLB）

答案:D:可編程邏輯模塊（CLB）在Verilog中宏定義‘definesuma+b+c，下列宏定義使用正確的是（）。

A:Out=‘sum+d;

B:Out=sum+d;

C:Out=`sum+d;

D:Out=.sum+d;

答案:Out=`sum+d;以下運(yùn)算符中哪個(gè)可以進(jìn)行按位與運(yùn)算（）

A:||

B:&

C:&&

D:|

答案:&alwaysbegin#10clock=0;#20clock=~clock;end產(chǎn)生的波形（）。

A:占空比為2/3

B:clock=1

C:clock=0

D:周期為20

答案:占空比為2/3Reg類型的數(shù)組通常用于描述存儲(chǔ)器，reg[15:0]mem[1023:0];定義存儲(chǔ)器中每一個(gè)存儲(chǔ)單元的位數(shù)是（）。

A:1024

B:1023

C:16

D:15

答案:16下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（）。

A:always@(posedgeclk,reset)

if(!reset)

B:always@(posedgeclk,negedgereset)

if(!reset)

C:always@(posedgeclkornegedgereset)

if(reset)

D:always@(negedgeclk,posedgereset)

if(reset)

答案:always@(posedgeclk,negedgereset)if(!reset)下列選項(xiàng)說法錯(cuò)誤的是()。

A:幾個(gè)無優(yōu)先級(jí)的if語句在組合邏輯電路中，采用阻塞賦值和非阻塞賦值效果一樣

B:if-else語句中是有優(yōu)先級(jí)的。

C:過程塊中的語句一定是可綜合的

D:在過程賦值語句中表達(dá)式左邊的信號(hào)一定是寄存器類型的

答案:過程塊中的語句一定是可綜合的在Verilog中always塊語句中的語句是（）語句。

A:順序或并行

B:并行

C:不一定

D:順序

答案:順序有如以下模塊：moduletest;reg[3:0]start,result;initialbeginstart=1;result=(start＜＜2);endendmodule程序運(yùn)行完畢，result的值是（）

A:6’b000100

B:4’b0000

C:4’b0010

D:4’b0100

答案:D:4’b0100大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟IP、固IP和硬IP。（）

A:錯(cuò)B:對(duì)

答案:固IP阻塞賦值的符號(hào)是＜=，非阻塞賦值的符號(hào)是=。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)可以使用defpara或者parameter語句將某一變量定義為參數(shù)。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)VerilogHDL語言進(jìn)行電路設(shè)計(jì)的方法有自上而下、自下而上和綜合設(shè)計(jì)。（）

A:對(duì)B:錯(cuò)

答案:A:對(duì)寄存器是數(shù)據(jù)存儲(chǔ)單元的抽象，該類型數(shù)據(jù)默認(rèn)的初始值為z。（）

A:錯(cuò)B:對(duì)

答案:A:錯(cuò)verilog中，相對(duì)獨(dú)立的語句塊任意