1.1可編程邏輯器件概述

1.2低密度PLD

1.3高密度PLD

1.4CPLD和FPGA

1.5基于可編程邏輯器件的數(shù)字系統(tǒng)的設(shè)計流程

1.6可編程邏輯器件的發(fā)展趨勢

第1章可編程邏輯器件

1.1可編程邏輯器件概述

隨著計算機(jī)和微電子技術(shù)的快速發(fā)展，電子器件由早期的電子管、晶體管、中小規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路(幾萬門以上)以及許多具有特定功能的專用集成電路ASIC(Application-SpecificIntegratedCircuit)。在現(xiàn)代復(fù)雜的數(shù)字邏輯系統(tǒng)中，專用集成電路的應(yīng)用越來越廣泛，而曾經(jīng)廣泛使用的由基本邏輯門和觸發(fā)器構(gòu)成的中小規(guī)模集成電路(例如，TTL(Transistor-TransistorLogic)和CMOS(ComplementaryMetal-OxideSemiconductor)系列數(shù)字集成電路)所占的比例卻越來越少。主要原因是這些通用成品集成電路只能夠?qū)崿F(xiàn)特定的邏輯功能，不能由用戶根據(jù)具體的要求進(jìn)行修改，而且，許多使用不上的邏輯功能和集成電路管腳不能夠發(fā)揮應(yīng)有的作用，造成電子產(chǎn)品的功耗增加，印刷電路板和產(chǎn)品體積增大。雖然ASIC的成本很低，但設(shè)計周期長，投入費用高，只適合大批量應(yīng)用，因為只有大批量的應(yīng)用，才能降低單個芯片的成本?？删幊踢壿嬈骷LD(ProgrammableLogicalDevice)自問世以來，經(jīng)歷了從低密度的EPROM、PLA、PAL、GAL到高密度的現(xiàn)場可編程門陣列FPGA(FieldProgrammableGateArray)和復(fù)雜可編程邏輯器件CPLD(ComplexProgrammableLogicalDevice)的發(fā)展過程?？删幊踢壿嬈骷嶋H上是一種電路的半成品芯片，這種芯片按一定排列方式集成了大量的門和觸發(fā)器等基本邏輯元件，出廠時不具有特定的邏輯功能，需要用戶編程后才能使用；利用專用的開發(fā)系統(tǒng)對其進(jìn)行編程，在芯片內(nèi)部的可編程連接點進(jìn)行電路連接，使之完成某個邏輯電路或系統(tǒng)的功能，成為一個可在實際電子系統(tǒng)中使用的專用芯片。

相對于固定的邏輯器件，PLD芯片具有很多優(yōu)點，它在設(shè)計過程中為設(shè)計者提供了非常大的靈活性，通過電子設(shè)計自動化工具幫助設(shè)計者完成設(shè)計輸入、仿真、布局布線和將設(shè)計方案下載到PLD芯片中。對于基于PLD的電子系統(tǒng)設(shè)計來說，設(shè)計中的反復(fù)修改只需要簡單地改變編程文件就可以了，而且設(shè)計改變的結(jié)果可立即在實際系統(tǒng)中看到?？删幊踢壿嬈鞯某霈F(xiàn)打破了中小規(guī)模通用型集成電路和大規(guī)模專用集成電路壟斷的局面，大規(guī)?？删幊踢壿嬈骷壤^承了專用集成電路的高集成度、高可靠性的優(yōu)點，又克服了專用集成電路設(shè)計周期長、投資大和靈活性差的缺點。而且，可編程邏輯器件設(shè)計靈活，發(fā)現(xiàn)錯誤時可以及時修改，逐步成為復(fù)雜數(shù)字邏輯系統(tǒng)的理想器件，非常適合于科研單位開發(fā)小批量和多品種的電子產(chǎn)品。甚至，有時設(shè)計專用集成電路時，也將使用可編程邏輯器件作為實現(xiàn)功能樣機(jī)的必需步驟?？刹脸目删幊踢壿嬈骷﨓PLD(ErasableProgrammableLogicalDevice)則是由用戶通過編程實現(xiàn)具體邏輯功能的集成電路。目前，廣泛使用的低密度的PLD(所謂低密度，指包含的等效邏輯門低于1000個的PLD芯片，一個門陣等效門就是一個二輸入端的與非門)有可編程陣列邏輯PAL(ProgrammableArrayLogic)、通用陣列邏輯GAL(GenericArrayLogic)芯片。隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FieldPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD。許多著名的半導(dǎo)體集成電路制造公司都不斷地推出了各種新型的高密度PLD(包含的等效邏輯門高于1000個的PLD芯片)，高密度PLD包含兩種不同結(jié)構(gòu)的器件，一種是復(fù)雜可編程邏輯器件，另一種是現(xiàn)場可編程門陣列結(jié)構(gòu)的器件。相對于低密度的PLD來說，高密度PLD具有更多的輸入/輸出、乘積項(productterm)和宏單元(macrocell)，復(fù)雜可編程邏輯器件CPLD含有多個邏輯單元，其中每個邏輯單元都相當(dāng)于一個低密度的PLD(例如一個GAL16V8)，通過內(nèi)部可編程連線PI(ProgrammableInterconnect)將芯片內(nèi)部的邏輯單元連接起來，僅用一個復(fù)雜可編程邏輯器件就能夠完成比較復(fù)雜的邏輯功能。

FPGA/CPLD實際上就是一個子系統(tǒng)部件。這種芯片受到了電子工程設(shè)計人員的廣泛關(guān)注和歡迎。經(jīng)過十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件，比較典型的是XILINX公司的FPGA器件系列和Altera公司的CPLD器件系列，它們提供的可編程邏輯器件產(chǎn)品占據(jù)了較大的PLD市場，全球60%以上的PLD/FPGA產(chǎn)品是由Altera公司和XILINX公司提供的。當(dāng)然還有許多其它公司發(fā)明的PLD/FPGA產(chǎn)品，如Lattice、Vantis、Actel、Quicklogic、Lucent公司等。

FPGA器件在結(jié)構(gòu)上，邏輯單元(logiccell)按陣列排列，由可編程的內(nèi)部連接線連接這些邏輯單元。一般來說，邏輯單元比CPLD的乘積項和宏單元的功能要少，但是含有豐富的觸發(fā)器和存儲器資源，將這些邏輯單元級聯(lián)起來，就能夠完成比較復(fù)雜的邏輯功能和大規(guī)模(百萬門級)的數(shù)字系統(tǒng)的設(shè)計。

FPGA的基本結(jié)構(gòu)由以下幾個部分組成：可編程邏輯功能塊CLB(ConfigurableLogicBlock)在芯片上按矩陣排列；在芯片四周，有許多接口功能塊IOB(Input/OutputBlock)；可編程內(nèi)部連線PI是FPGA中最靈活的一部分，可以在邏輯功能塊的行與列以及接口功能塊之間實現(xiàn)互連。可編程邏輯功能塊CLB、接口功能塊IOB和可編程內(nèi)部連線PI三個主要部分構(gòu)成了可編程邏輯單元陣列LCA(LogicalCellArray)。CLB實現(xiàn)用戶定義的基本邏輯功能，IOB實現(xiàn)內(nèi)部邏輯與器件封裝引腳之間的接口，可編程內(nèi)部連線PI完成模塊之間的信號傳遞。

FPGA的配置數(shù)據(jù)存放在靜態(tài)隨機(jī)存儲器SRAM中，即FPGA的所有邏輯功能塊、接口功能塊和可編程內(nèi)部連線PI的功能都由存儲在芯片上的SRAM中的編程數(shù)據(jù)來定義。由于斷電之后，SRAM中的數(shù)據(jù)會丟失，因而每次接通電源時，由微處理器來進(jìn)行初始化和加載編程數(shù)據(jù)，或?qū)崿F(xiàn)電路的結(jié)構(gòu)信息保存在外部存儲器EPROM中。FPGA由EPROM讀入編程信息，由SRAM中的各位存儲信息控制可編程邏輯單元陣列中各個可編程點的通斷，從而達(dá)到現(xiàn)場可編程的目的。

XILINX公司的現(xiàn)場可編程門陣列FPGA有XC3000A/L、XC3100A/L、XC4000A/L、XC5000、XC6200、XC8000、Spartan、Spartan-Ⅱ/Spartan-ⅡE、Virtex等系列產(chǎn)品。

XC4000系列產(chǎn)品采用了CMOS和SRAM技術(shù)，其功耗非常低，在靜態(tài)和等待狀態(tài)下的功耗僅為毫瓦級。

XILINX公司的Virtex-ⅡPRO系列采用0.13μm、9層金屬結(jié)構(gòu)，是一款基于Virtex-Ⅱ系列基礎(chǔ)的高端FPGA，主要特點是在Virtex-Ⅱ上增加了高速I/O接口能力和嵌入了IBM公司的PowerPC處理器。除了FPGA產(chǎn)品外，XILINX公司的CPLD產(chǎn)品有XC9500

(5VCPLD系列)和XC9500XL(3.3VCPLD系列)系列產(chǎn)品，采用了0.35μm技術(shù)，對芯片的編程次數(shù)達(dá)到一萬次，具有在線可編程的功能。

結(jié)合XC9500系列CPLD的速度快和CoolRunnerXPLA3系列CPLD的功耗低的特點，XILINX公司又推出第二代CPLD產(chǎn)品CoolRunner-Ⅱ系列CPLD，例如XC2C128等。CoolRunner-Ⅱ系列CPLD的內(nèi)核電源電壓為1.8V，支持1.5V、1.8V、2.5V和3.3V等多種輸入/輸出電平，具有XC9500系列CPLD沒有的時鐘分頻和倍頻功能，特別適合采用電池供電的電子產(chǎn)品。

Altera公司的產(chǎn)品有MAX7000、MAX9000、FLEX8000、FLEX10K、APEX20K、ACEX、Cyclone和Stratix等系列產(chǎn)品。MAX系列CPLD采用EEPROM技術(shù)和乘積項的結(jié)構(gòu)(ProductTermArchitecture)；FLEX系列CPLD采用SRAM技術(shù)和查表結(jié)構(gòu)LUT(LookUpTableArchitecture)；Stratix系列內(nèi)嵌乘加結(jié)構(gòu)的DSP塊，采用1.5V內(nèi)核、0.13μm全銅工藝。

MAX系列非常適合應(yīng)用于復(fù)雜的組合邏輯和狀態(tài)機(jī)數(shù)字系統(tǒng)中(例如接口總線控制器、譯碼器等)；FLEX系列適合應(yīng)用于需要進(jìn)行快速運算的數(shù)字邏輯系統(tǒng)中(例如數(shù)字信號處理、PCI接口電路和計數(shù)器等)；APEX20K系列同時具備了MAX系列和FLEX系列的特點，內(nèi)部還有高速雙端RAM。

Stratix系列芯片具有如下幾個特點：

(1)內(nèi)嵌三級存儲單元：可配置512bit小容量RAM；4Kb容量的標(biāo)準(zhǔn)RAM(M4K)；512Kb的大容量RAM(MegaRAM)，并自帶奇偶校驗。

(2)內(nèi)嵌乘加結(jié)構(gòu)的DSP塊(包括硬件乘法器/硬件累加器和流水線結(jié)構(gòu))，適于高速數(shù)字信號處理和各類算法的實現(xiàn)。

(3)全新布線結(jié)構(gòu)，分為三種長度的行列布線，在保證延時可預(yù)測的同時，可提高資源利用率和系統(tǒng)速度。

(4)增強(qiáng)時鐘管理和鎖相環(huán)能力，最多可有40個獨立的系統(tǒng)時鐘管理區(qū)和12組鎖相環(huán)PLL，實現(xiàn)K*M/N的任意倍頻/分頻，且參數(shù)可動態(tài)配置。

(5)增加片內(nèi)終端匹配電阻，提高信號完整性，簡化PCB布線。

Lattice半導(dǎo)體公司將其先進(jìn)的在系統(tǒng)可編程ISP技術(shù)應(yīng)用到高密度可編程邏輯器件(HighDensityProgrammableLogicalDevice)中，先后推出了ispLSI1000、ispLSI2000、ispLSI3000、ispLSI5000、ispLSI6000和ispLSI8000等一系列高密度在系統(tǒng)可編程ispLSI(InSystemProgrammableLargeScaleIntegration)邏輯器件、宏陣列CMOS高密度(MacroArrayCMOSHigh-density，MACH)器件，其規(guī)模為32～512個宏單元，多達(dá)2萬個門，傳輸延遲tpd可低到4.5ns，具有連續(xù)時的內(nèi)部連線結(jié)構(gòu)，可以預(yù)知內(nèi)部邏輯的定時關(guān)系。

Lattice半導(dǎo)體公司還推出了MachXO系列器件，該器件是一種將FPGA和存儲配置信息的存儲器合二為一的可編程邏輯器件，不需要在FPGA芯片外再掛一片外部保存配置信息的存儲器，器件內(nèi)部包含了斷電能夠存儲配置信息的存儲器，不會因為通過讀取外掛存儲器的內(nèi)容而泄露配置信息，簡化了硬件電路的設(shè)計，提高了系統(tǒng)設(shè)計的安全性。不同廠家對可編程邏輯器件的叫法不盡相同。XILINX公司把基于查找表技術(shù)、SRAM工藝、外掛配置用的EEPROM的PLD叫做FPGA，把基于乘積項技術(shù)和Flash(類似EEPROM工藝)的PLD叫做CPLD；Altera公司把自己的PLD產(chǎn)品MAX系列(乘積項技術(shù)，EEPROM工藝)、FLEX系列(查找表技術(shù)，SRAM工藝)都稱為復(fù)雜CPLD。由于FLEX系列也采用SRAM工藝，基于查找表技術(shù)，要外掛配置用的EPROM，用法和XILINX公司的FPGA一樣，因此很多人把Altera公司的FELX系列產(chǎn)品也叫做FPGA。其實現(xiàn)場可編程門陣列FPGA與復(fù)雜可編程邏輯器件CPLD都是可編程邏輯器件，它們都是在PAL、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。還有一種反熔絲(Anti-fuse)技術(shù)的FPGA，如Actel和Quicklogic公司的部分產(chǎn)品就是采用這種工藝。其使用方法與上述可編程邏輯器件一樣，但是這種可編程邏輯器件的缺點是不能重復(fù)改寫，所以初期開發(fā)過程的費用也比較高。但是采用反熔絲技術(shù)的可編程邏輯器件也有許多優(yōu)點：速度更快，功耗更低，同時抗輻射能力更強(qiáng)，耐高溫，可以加密，所以在一些有特殊要求的領(lǐng)域中運用得比較廣泛，如軍事及航天等領(lǐng)域。

可編程邏輯器件PLD的分類如圖1-1所示。圖1-1可編程邏輯器件PLD的分類

1.2低?密?度?PLD

早期的可編程邏輯器件有可編程只讀存儲器(PROM)和紫外線可擦除只讀存儲器(EPROM)。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。

1．只讀存儲器ROM(ReadOnlyMemory)

1)固定ROM

固定ROM所存的信息由廠家完全固定下來，使用過程中無法修改，這種ROM靈活性差，但成本低，可靠性高，主要用于能夠批量生產(chǎn)的產(chǎn)品中。

2)可編程存儲器PROM(ProgrammableROM)

PROM的信息由用戶自己根據(jù)需要編程寫入，但只能夠?qū)懭胍淮?，一?jīng)寫入則不能夠再修改。

3)可改寫的可編程存儲器EPROM(ErasablePROM)

EPROM的信息內(nèi)容可以多次編程和改寫，可以通過紫外線等照射擦除原來的內(nèi)容。

EPROM是采用浮柵技術(shù)生產(chǎn)的可編程存儲器，一般的EPROM用疊柵MOS管(SIMOS，Stacked-gateInjectionMOS)構(gòu)成基本的存儲單元。EPROM的結(jié)構(gòu)如圖1-2所示。圖1-2EPROM的結(jié)構(gòu)浮柵被絕緣物質(zhì)SiO2所包圍。

在寫入數(shù)據(jù)前，浮柵沒有電子，當(dāng)源極接地，給控制柵(接在行選擇線上)加上控制電壓時，在漏源極之間形成N型溝道(在P型襯底上感應(yīng)出一個反型層，P型襯底的少子電子連接漏源極的兩個N型半導(dǎo)體而導(dǎo)通)，MOS管導(dǎo)通，如圖1-3(a)所示；而當(dāng)浮柵帶有電子時，則襯底表面感應(yīng)出正電荷，這使得MOS管的開啟電壓變高，如果給同樣控制柵加上同樣的控制電壓，MOS管仍然處于截止?fàn)顟B(tài)。SIMOS管可以利用浮柵是否積累有負(fù)電荷來存儲二值數(shù)據(jù)。在漏源極之間加足夠高的正電壓后，漏源極之間形成強(qiáng)電場，使襯底與漏極之間的PN結(jié)產(chǎn)生雪崩擊穿，從而使得一些速度較高的電子穿越SiO2層，到達(dá)浮柵。當(dāng)漏極上外加的高壓去掉以后，俘獲在浮柵上的電子，由于被絕緣層所包圍無法消散而長期保存在浮柵上，使浮柵帶負(fù)電位，從而使該場效應(yīng)管的開啟電壓增加，在正常工作狀態(tài)下處于截止?fàn)顟B(tài)，并且在漏源極之間的溝道中感應(yīng)出正電荷。這樣漏源極之間失去N溝道，即使在控制柵上加+5V電壓，漏、源極之間也不可能形成導(dǎo)電溝道，如圖1-3(b)所示。圖1-3EPROM的工作原理

EPROM上方開設(shè)一個石英玻璃窗，在紫外線照射下，使SiO2層中產(chǎn)生電子-空穴對，為浮柵上的電子提供泄放通道。對EPROM編程時，必須先進(jìn)行擦除后，才能進(jìn)行編程。

當(dāng)疊柵MOS管作為基本存儲單元構(gòu)成的EPROM芯片在使用前浮柵上沒有電子時，稱為空白片。寫入過程實際上是給某些存儲單元的浮柵上注入電子的過程。

圖1-4EEPROM存儲單元的結(jié)構(gòu)

4)電可改寫的可編程存儲器EEPROM(ElectricallyEPROM)

EEPROM存儲單元的結(jié)構(gòu)如圖1-4所示。

在浮柵與漏區(qū)之間有一個薄氧化層(厚度在2×10－8m以內(nèi))的區(qū)域，這個區(qū)域成為隧道區(qū)。當(dāng)隧道區(qū)的電場強(qiáng)度大到一定程度(大于107V/cm)時，在漏區(qū)與浮柵之間出現(xiàn)導(dǎo)電隧道，電子可以通過，形成電流，使得一些電子穿越SiO2層，到達(dá)浮柵。這種現(xiàn)象稱為隧道效應(yīng)。

當(dāng)漏極上外加的高壓去掉以后，在浮柵上的電子由于被絕緣層所包圍無法消散而長期保存在浮柵上，使浮柵帶負(fù)電位，從而使該場效應(yīng)管的開啟電壓增加，在正常工作狀態(tài)下處于截止?fàn)顟B(tài)。

5)快閃(Flash)存儲器

快閃存儲器(FlashEEPROM)又稱為快擦快寫存儲器，快閃存儲器的結(jié)構(gòu)如圖1-5所示。浮柵與P型襯底的距離更短，約為100?。

編程時，當(dāng)源極接地、漏極接4.5～8V、柵極接?+12V左右電壓時，會使一些電子穿越薄氧化層，到達(dá)浮柵。

當(dāng)需要擦除FlashEEPROM上的信息時，源極接5V、漏極開路和柵極接－12V電壓，使浮柵的電子泄放掉。圖1-5FlashEEPROM存儲單元的結(jié)構(gòu)

6)熔絲(fuses)型PROM

熔絲采用很細(xì)的低熔點合金絲多晶硅導(dǎo)線。在寫入數(shù)據(jù)時，只要將需要寫入0的那些存儲單元的熔絲燒斷。

編程時，先輸入地址信號，提高VCC到編程所需要的電壓，在對應(yīng)寫入0的位線上，加入編程脈沖，寫入放大器的輸出為低電平，這時有很強(qiáng)的脈沖電流通過熔絲，并將熔絲燒斷。熔絲編程結(jié)構(gòu)示意圖如圖1-6所示。圖1-6熔絲編程結(jié)構(gòu)示意圖芯片中，每個數(shù)據(jù)皆為1，因而不帶任何信息，是一個半成品，然后根據(jù)用戶的需要，用一個能產(chǎn)生編程電流或編程電壓(是一種特殊的波形的電流或電壓)的編程器，將不需要連接處的熔絲熔斷，制成所需要的ROM。這種可以在ROM半成品上編程的器件稱為可編程ROM(PROM)，是最原始的PLD。

7)反熔絲(anti-fuse)型PROM

一般當(dāng)熔絲構(gòu)成一個連接導(dǎo)體時，過大的電流流過該熔絲并將熔絲燒斷。而對反熔絲來說，有編程高電壓加到反熔絲兩端后，反熔絲卻呈現(xiàn)很小的電阻。

反熔絲型PROM的結(jié)構(gòu)如圖1-7所示，電介質(zhì)夾在多晶硅和擴(kuò)散層之間。與熔絲型PROM相反，當(dāng)有編程高電壓(例如18V)加到電介質(zhì)兩端時，擊穿介質(zhì)，介質(zhì)呈現(xiàn)很小的電阻(小于500Ω)，將兩層導(dǎo)電材料連通；在沒有編程時，在兩層導(dǎo)電材料之間的介質(zhì)的電阻非常高(大于100MΩ)，介質(zhì)相當(dāng)于絕緣體。圖1-7反熔絲型PROM的結(jié)構(gòu)示意圖反熔絲型PROM的優(yōu)點是反熔絲所占用的面積很小，適用于對集成度要求很高的可編程邏輯器件的開關(guān)，但是，其缺點同樣明顯，屬于一次性可編程器件，不能夠重復(fù)使用。

使用PROM可以實現(xiàn)組合邏輯功能。

分析PROM的結(jié)構(gòu)可知，其譯碼器部分實際是一個由2n個n輸入與門組成的與門陣列(n是陣列的輸入端數(shù))，即PROM相當(dāng)于一個不可編程的與陣列和一個可編程的或陣列。每個與門輸出一個n變量的乘積項，而存儲矩陣的每一個輸出端代表一個對這些乘積項進(jìn)行或運算的或門，因此一個PROM實際是一個按標(biāo)準(zhǔn)“與—或”式運算的組合邏輯電路，見圖1-8。例如：

F=ABC+NP+XYW

將輸入邏輯信號ABCNPXYW分別接在PROM的地址線A7A6A5A4A3A2A1A0上，輸出F接在PROM的數(shù)據(jù)線D0上。編程時，將地址線A7A6A5、A4A3、A2A1A0都為1的那些存儲單元的第一位寫為1(如果沒有其它邏輯函數(shù)考慮)，其它單元寫為0，就能夠?qū)崿F(xiàn)該組合邏輯功能。圖1-8PROM實現(xiàn)組合邏輯功能由于PROM的與陣列是全譯碼器，即它產(chǎn)生了輸入邏輯信號的全部最小項，因而所占用的芯片面積隨輸入信號數(shù)量的增加而急劇增加，從而使芯片的成本增加，速度降低。實際上，大多數(shù)組合邏輯函數(shù)并不需要所有的最小項，因此，用PROM實現(xiàn)組合邏輯的功能會使PROM的資源利用率不高。

2．可編程邏輯陣列PLA(ProgrammableLogicArray)

為了克服上述實現(xiàn)數(shù)字邏輯電路時的缺點，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，而任意一個組合邏輯都可以用“與—或”表達(dá)式來描述，所以，簡單可編程邏輯器件的“與”陣列和“或”陣列的連接關(guān)系是可編程的，它能夠完成各種數(shù)字邏輯功能。其工作原理如圖1-9所示。圖1-9簡單可編程邏輯器件的“與”陣列和“或”陣列實現(xiàn)邏輯函數(shù)時，運用簡化后的“與—或”表達(dá)式，由與陣列構(gòu)成與項，然后用或陣列實現(xiàn)相應(yīng)的或運算。例如，要實現(xiàn)下列多輸出邏輯函數(shù)：

通過開發(fā)系統(tǒng)，編程“與”陣列和“或”陣列的連接關(guān)系，實現(xiàn)上述邏輯功能，如圖1-10所示。圖1-10簡單可編程邏輯器件實現(xiàn)邏輯功能

PLA在上述基本結(jié)構(gòu)的基礎(chǔ)上，增加了三態(tài)邏輯門和反饋電路，以乘積項之和的形式完成大部分組合邏輯功能，如圖1-11所示。

圖1-11PLA的結(jié)構(gòu)圖中采用了簡化的表示方法，每個與門的一條線輸入表示有多個輸入信號線，如圖1-12所示。

圖1-11所示的PLA有3個輸入I2、I1、I0，但是其乘積項是6根而不是23根。如果有8個輸入，其乘積項是16根。而采用PROM實現(xiàn)組合邏輯輸入時，8個輸入?yún)s對應(yīng)著256個地址單元。所以PLA的與陣列不再采用全譯碼的形式，從而減小了陣列的規(guī)模。

實現(xiàn)數(shù)字邏輯功能時，PROM相當(dāng)于一個不可編程的與陣列和一個可編程的或陣列。PLA與PROM不同，它不能實現(xiàn)輸入信號所有可能的“與”項所構(gòu)成的“與—或”表達(dá)式輸出，但是PLA含有更多的輸入變量，實現(xiàn)組合邏輯功能的速度更快。圖1-12PLD的簡化表示方法

3．可編程陣列邏輯PAL(ProgrammableArrayLogic)

PAL由一個可編程的“與”陣列和一個固定的“或”陣列構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地設(shè)置為寄存器輸出狀態(tài)或組合電路輸出狀態(tài)，不但能夠?qū)崿F(xiàn)組合邏輯電路，還能夠?qū)崿F(xiàn)時序邏輯電路，如圖1-13所示。PAL器件是可編程的。圖1-13PAL的結(jié)構(gòu)

4．通用陣列邏輯GAL(GenericArrayLogic)

在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL，如GAL16V8、GAL22V10等。GAL是Lattice半導(dǎo)體公司于1985年推出的最成功的PLD。它采用了EEPROM工藝，實現(xiàn)了電可擦除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計具有很強(qiáng)的靈活性，至今仍有許多人使用。這些PLD器件的一個共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。

GAL的基本結(jié)構(gòu)由可編程的與陣列、固定的或陣列和輸出宏單元(OLMC)組成，OLMC可以得到不同的輸出結(jié)構(gòu)，使得GAL比輸出部分相對固定PAL芯片更靈活。

下面以GAL16V8為例，介紹GAL的結(jié)構(gòu)(見圖1-14)。圖1-14GAL的結(jié)構(gòu)*與陣列有8個輸入緩沖器和8個反饋輸入緩沖器。每個輸入緩沖器有同相和反相輸出端(即原變量和反變量)，所以與陣列共有(8＋8)×2=32個輸入變量。

*有8個輸出邏輯宏單元。

*與陣列有64個乘積項、32個輸入變量(輸入原變量和反變量、反饋輸入原變量和反變量)，共有32×64=2048個可編程單元。

*系統(tǒng)時鐘CLK和三態(tài)輸出使能控制信號OE。

OLMC的結(jié)構(gòu)如圖1-15所示。

*或門的每個輸入對應(yīng)一個乘積項，或門的輸出為各乘積項之和。

*異或門控制輸出極性。F=D

XOR(n)，XOR(n)=1時，F(xiàn)=；XOR(n)=0時，F(xiàn)=D。

*D觸發(fā)器實現(xiàn)時序邏輯電路。

*PTMUX選擇低電平時，第一個乘積項可以作為三態(tài)輸出使能控制信號OE；反之，第一個乘積項作為或門的一個輸入。

*OMUX(輸出數(shù)據(jù)選擇器)。從觸發(fā)器輸出或不經(jīng)過觸發(fā)器輸出。

*STMUX(三態(tài)輸出選擇器)?？晒┻x擇的信號有四個：三態(tài)輸出使能控制信號OE；與陣列的第一個乘積項；固定的低電平和高電平。

*FMUX(反饋數(shù)據(jù)選擇器)?？晒┻x擇的信號有四個：觸發(fā)器的反相輸出；本單元輸出；相鄰單元輸出或固定的低電平。

由于低密度PLD器件的一個共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但是其結(jié)構(gòu)較簡單，因而只能實現(xiàn)規(guī)模較小的電路。圖1-15OLMC的結(jié)構(gòu)

1.3高?密?度PLD

20世紀(jì)80年代中期。Altera公司和XILINX公司分別推出了CPLD和FPGA，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。這兩種器件兼容了PLD和通用門陣列的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它專用集成電路相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10000件以下)之中。盡管FPGA、CPLD和其它類型PLD的結(jié)構(gòu)各有其特點和長處，但概括起來，它們由三大部分組成：一個二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心；輸入/輸出單元；連接邏輯單元的互連資源?；ミB資源由各種長度的連線線段組成，其中包含一些可編程的連接開關(guān)，它們用于邏輯單元之間、邏輯單元與輸入/輸出單元之間的連接。對于FPGA來說，還嵌入了其它一些資源，例如存儲器、乘法器、時鐘管理單元和CPU等。1.3.1XC9500在系統(tǒng)可編程邏輯器件系列

1．XC9500在系統(tǒng)可編程邏輯器件系列概述

XC9500系列產(chǎn)品采用了先進(jìn)的CMOSFastFLASH技術(shù)，使用FALSHROM控制每個可編程單元，具有在系統(tǒng)可編程的功能。在系統(tǒng)可編程指用戶為了修改邏輯設(shè)計或重構(gòu)數(shù)字邏輯系統(tǒng)(包括增加或修改可編程邏輯器件的I/O引腳)，而在已經(jīng)設(shè)計和制作好的數(shù)字系統(tǒng)中，通過在系統(tǒng)可編程邏輯器件的編程控制信號線，直接對印刷電路板上的在系統(tǒng)可編程邏輯器件進(jìn)行在線編程(即不需要將CPLD芯片從印刷電路板上取下來，這點與EPROM、PAL和GAL可編程邏輯芯片不一樣。對EPROM、PAL和GAL可編程邏輯芯片編程時，需將要編程的芯片在專門的編程器上進(jìn)行編程操作)和反復(fù)修改，并進(jìn)行現(xiàn)場調(diào)試和驗證。即使已經(jīng)成為定型的產(chǎn)品，同樣能夠不斷改進(jìn)以前的邏輯設(shè)計方案，加速了產(chǎn)品的更新?lián)Q代周期。對已經(jīng)焊接在印刷電路板上的在系統(tǒng)可編程邏輯器件進(jìn)行在線編程時，使用印刷電路板上的電源作為編程電源即可。這樣使得原來不容易改變的硬件設(shè)計變得像軟件一樣靈活而易于修改和調(diào)試。

XC9500系列產(chǎn)品幾乎可以實現(xiàn)所有通用數(shù)字邏輯集成電路的功能，克服了專用數(shù)字集成電路設(shè)計周期長、投入費用高的缺點。其先進(jìn)的設(shè)計思想和靈活的在系統(tǒng)可編程方式，反映了當(dāng)代數(shù)字邏輯系統(tǒng)的一種發(fā)展趨勢。

XC9500系列產(chǎn)品有XC9536、XC9572、XC95108、XC95144、XC95216、XC95288幾種型號，這些型號的產(chǎn)品包含的宏單元數(shù)量、邏輯門數(shù)量和寄存器數(shù)量如表1-1所示。

當(dāng)XC9500系列芯片的輸入/輸出管腳定義成輸出管腳時，能夠輸出24mA的電流，對芯片進(jìn)行編程次數(shù)可達(dá)到

10000次以上。表1-1XC9500系列產(chǎn)品

2．XC9500在系統(tǒng)可編程邏輯器件系列結(jié)構(gòu)

XC9500系列芯片主要由功能單元FB(FunctionBlock)、輸入/輸出單元IOB和快速連接開關(guān)矩陣(FastConnectSwitchMatrix)組成，如圖1-16所示。每個FB都可以實現(xiàn)一定邏輯功能的單元邏輯電路，F(xiàn)B之間通過快速連接開關(guān)矩陣連接在一起實現(xiàn)復(fù)雜的邏輯功能，IOB實現(xiàn)芯片的輸入/輸出信號與其它外部各種信號的相匹配的接口。

1)功能單元

每個功能單元由18個獨立的宏單元(Macrocell)、乘積項分配器(ProductTermAllocators)和可編程與陣列組成，如圖1-17所示。來自快速連接開關(guān)矩陣的36個輸入信號變成72個互補(bǔ)信號進(jìn)入可編程與陣列，通過乘積項分配器，將這些信號分配給宏單元。

圖1-16XC9500系列芯片的結(jié)構(gòu)圖1-17功能單元的結(jié)構(gòu)功能單元的內(nèi)部電路如圖1-18所示。36個輸入信號經(jīng)過乘積項分配器和宏單元的或門和異或門實現(xiàn)組合邏輯功能，組合邏輯的輸出信號可以不經(jīng)過宏單元的觸發(fā)器而直接輸出；使用宏單元的觸發(fā)器實現(xiàn)時序邏輯功能，全局時鐘信號、全局復(fù)位/置位信號和乘積項的輸出信號都可以通過編程控制宏單元的觸發(fā)器。圖1-18功能單元的內(nèi)部電路

2)輸入/輸出單元

輸入/輸出單元的內(nèi)部電路如圖1-19所示。通過編程可以使輸入/輸出管腳定義成輸入信號或輸出信號以及三態(tài)信號，也能夠定義成固定的低電平和高電平。圖1-19輸入/輸出單元的內(nèi)部電路1.3.2CoolRunner-Ⅱ可編程邏輯器件系列

CoolRunner-Ⅱ是建立在XILINX的XC9500和CoolRunnerXPLA3系列產(chǎn)品基礎(chǔ)之上的新一代CPLD，它結(jié)合了XC9500系列高速度和方便易用的特點，以及XPLA3系列的超低功耗特點。

CoolRunner-Ⅱ系列器件采用了快速零功耗FZP(FastZeroPower)專利技術(shù)和1.8V內(nèi)核工作電壓以及1.5V、1.8V、2.5V和3.3V多電壓接口標(biāo)準(zhǔn)輸出，是一種低功耗的CPLD器件，具有在線可編程的功能。該系列器件的密度范圍為32～512宏單元，管腳至管腳延遲僅為3.5ns，靜態(tài)電流小于100μA。

部分CoolRunner-Ⅱ可編程邏輯器件系列的型號和包含的宏單元數(shù)量以及最大輸入/輸出數(shù)量如表1-2所示。表1-2CoolRunner-Ⅱ可編程邏輯器件系列

CoolRunner-Ⅱ可編程邏輯器件主要由功能單元FB

(FunctionBlock)、輸入/輸出單元IOB和先進(jìn)內(nèi)部互連矩陣AIM(AdvancedInterconnectMatrix)組成，每個功能單元包含了16個宏單元MC(Macrocell)，如圖1-20所示。每個宏單元都可以實現(xiàn)一定邏輯功能的單元邏輯電路，宏單元MC之間通過可編程內(nèi)部互連矩陣連接在一起實現(xiàn)復(fù)雜的邏輯功能，IOB實現(xiàn)芯片的輸入/輸出信號與其它外部各種信號相匹配的接口。圖1-20CoolRunner-Ⅱ系列芯片的結(jié)構(gòu)

1)宏單元

每個宏單元由乘積項和觸發(fā)器組成，可以實現(xiàn)組合邏輯和時序邏輯功能，如圖1-21所示，其中GCK(GlobalClock)是全局時鐘信號，GSR(GlobalSet/Reset)是全局置位/復(fù)位信號，GTS(GlobalTri-States)是全局輸出使能控制信號。宏單元中的觸發(fā)器通過編程可以設(shè)置成觸發(fā)器、鎖存器和雙邊沿觸發(fā)器。圖1-21宏單元結(jié)構(gòu)

2)輸入/輸出單元

輸入/輸出單元的內(nèi)部電路如圖1-22所示。通過編程可以使輸入/輸出管腳定義成輸入信號或輸出信號以及三態(tài)信號，也能夠定義成固定的低電平和高電平。

圖1-22輸入/輸出單元的內(nèi)部電路

3)時鐘分頻單元

CoolRunner-Ⅱ可編程邏輯器件嵌入了時鐘分頻單元，分頻系數(shù)分別為2、4、6、8、10、12、14和16，如圖1-23所示。圖1-23時鐘分頻單元1.3.3Spartan可編程邏輯器件系列

XILINX公司1998年初將Spartan(5V，0.5μm集成電路制造工藝)系列可編程邏輯器件投放市場，并且于同年年底將Spartan-XL(3V，0.35μm集成電路制造工藝)系列可編程邏輯器件投放市場，2000年又推出Spartan-XL(2.5V，0.22/0.18μm集成電路制造工藝)系列可編程邏輯器件。

Spartan可編程邏輯器件系列采用了CMOS和SRAM技術(shù)，配置信息保存在芯片內(nèi)部的配置存儲器SRAM中，使用SRAM控制每個可編程單元，通電以后，配置信息可以通過主動或從動的方式，將配置信息裝入芯片的SRAM(StaticRandomAccessMemory)中，芯片完成指定的邏輯功能。該存儲器為靜態(tài)隨機(jī)存儲器SRAM，其結(jié)構(gòu)如圖1-24所示。圖1-24SRAM結(jié)構(gòu)對其中一位編程時，Select為高電平，Tp：on。如果編程數(shù)據(jù)位為邏輯“0”，則T4：off，T3：on，輸出OUT為邏輯“1”，T1：off，T2：on。編程結(jié)束時，Select為低電平，Tp：off，SRAM的輸出OUT保持為邏輯“1”，控制Ts：on；反之，Ts：off。

使用SRAM控制每個可編程開關(guān)，如圖1-25所示。圖1-25SRAM控制每個可編程開關(guān)編程后，配置存儲器的狀態(tài)不再發(fā)生變化。斷開電源，配置存儲器內(nèi)的信息消失。當(dāng)再接通電源時，需要將配置信息重新輸入到FPGA芯片內(nèi)的配置存儲器。

部分Spartan可編程邏輯器件系列的型號和包含的寄存器數(shù)量以及邏輯門的密度如表1-3所示。

部分Spartan-Ⅱ可編程邏輯器件系列的型號和包含的寄存器數(shù)量以及邏輯門的密度如表1-4所示。表1-3Spartan可編程邏輯器件系列表1-4Spartan-Ⅱ可編程邏輯器件系列

Spartan可編程邏輯器件主要由可編程邏輯單元CLB

(ConfigurableLogicBlock)、連線通道(RoutingChannel)和可編程輸入/輸出單元IOB(Input/OutputBlock)組成，如圖1-26所示。每個CLB都可以配置成實現(xiàn)一定邏輯功能的單元邏輯電路。CLB之間通過連線通道連接在一起以實現(xiàn)復(fù)雜的邏輯功能。IOB實現(xiàn)了芯片的輸入/輸出信號與其它外部各種信號相匹配的接口。當(dāng)Spartan系列芯片的輸入/輸出管腳定義成輸出管腳時，每個輸出管腳能夠承受12mA的灌電流。圖1-26Spartan可編程邏輯器件結(jié)構(gòu)圖

1．可編程邏輯單元CLB

CLB主要由3個組合邏輯函數(shù)發(fā)生器、2個觸發(fā)器和2組多路選擇器組成，如圖1-27所示。其中3個組合邏輯函數(shù)發(fā)生器分別為G-LUT、F-LUT和H-LUT。每個CLB有13個輸入信號和4個輸出信號。

查找表LUT(LookUpTable)是一個1bit的存儲單元陣列，其存儲單元的地址線就是CLB的輸入。1bit存儲單元的輸出就是查找表的輸出。一個有K個輸入的LUT對應(yīng)著2k?

1bit的存儲單元，對于任意的K個輸入的組合邏輯，都可以通過將邏輯函數(shù)的真值表寫入對應(yīng)的存儲單元中來實現(xiàn)。例如，一個有4個輸入的LUT對應(yīng)著24

1bit=16bit的存儲單元，如圖1-28所示。圖1-27CLB的結(jié)構(gòu)圖1-28LUT的結(jié)構(gòu)當(dāng)用戶通過原理圖或硬件語言描述了一個邏輯電路以后，F(xiàn)PGA開發(fā)軟件會自動計算邏輯電路所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣，每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容。G-LUT和F-LUT分別能夠?qū)崿F(xiàn)任何一個4輸入變量的布爾邏輯函數(shù)，H-LUT能夠?qū)崿F(xiàn)任何一個3輸入變量的布爾邏輯函數(shù)，通過對A組多路選擇器編程，將G-LUT、F-LUT和H-LUT組合起來，便能實現(xiàn)任何一個9輸入變量的布爾邏輯函數(shù)。每個CLB有2個觸發(fā)器，以便實現(xiàn)時序邏輯功能。這2個觸發(fā)器有公共的時鐘CK、時鐘允許EC和復(fù)位/置位控制信號。

通過對B組多路選擇器編程，可以將G-LUT、F-LUT和H-LUT的輸出信號直接輸出(輸出信號分別為X和Y)，也可以將G-LUT、F-LUT和H-LUT的輸出信號經(jīng)過兩個觸發(fā)器來完成時序邏輯功能。

CLB的邏輯函數(shù)發(fā)生器G-LUT和F-LUT也可以作為RAM使用。

2．輸入/輸出單元IOB

每個I/O管腳都有一個可編程輸入/輸出單元，輸入/輸出單元的內(nèi)部電路如圖1-29所示。

通過編程，可以使輸入/輸出管腳分別定義為輸入信號、輸出信號、寄存器輸入信號、寄存器輸出信號、三態(tài)信號，也能夠定義成固定的低電平和高電平。圖1-29輸入/輸出單元的內(nèi)部電路

3．連線通道

可編程開關(guān)矩陣PSM(ProgrammableSwitchMatrix)和金屬連線將CLB和IOB的信號連接起來，完成指定的邏輯功能，其內(nèi)部連線通道的結(jié)構(gòu)如圖1-30所示。

連線有三種類型：連線SLL(Single-LengthLine)、雙倍長連線DLL(Double-LengthLine)和長連線(LongLine)。每個CLB在垂直和水平方向上有8根連線，用于連接局部區(qū)域之間的信號；雙倍長連線DLL的長度是連線SLL的兩倍，跨越兩個CLB，主要用于連接中長距離的信號，連線和雙倍長連線通過PSM接通其它連線；長連線由穿過整個芯片內(nèi)部的垂直和水平的金屬線組成，長連線由全局緩沖驅(qū)動器驅(qū)動，實現(xiàn)具有多扇出能力的信號連接，每個長連線的中間有一個可編程開關(guān)，可以將長連線分成兩根長連線，連接更多的信號。圖1-30內(nèi)部連線通道可編程開關(guān)矩陣PSM的開關(guān)由晶體管完成，每個水平連線和垂直連線的交匯點處，有6個晶體管，實現(xiàn)信號的連接，如圖1-31所示。圖1-31可編程開關(guān)矩陣(PSM)的結(jié)構(gòu)

4．CLB配置成存儲器

CLB的邏輯函數(shù)發(fā)生器G-LUT和F-LUT也可以作為RAM使用，可以配置成單端口(Single-Port)RAM或雙端口(Dual-Port)RAM。配置成單端口RAM模式時，一個CLB可以配置成16×1、(16×1)×2或32×1RAM陣列；配置雙端口RAM模式時，一個CLB可以配置成16×1RAM陣列。

(1)單端口RAM模式。單端口RAM模式的原理框圖如圖1-32所示。圖1-32單端口RAM模式的原理框圖單端口RAM模式下，原來CLB的信號作為單端口RAM的數(shù)據(jù)總線、地址總線和讀/寫數(shù)據(jù)控制總線。例如CLB的輸入信號G1～G4作為RAM地址總線，具體的對應(yīng)關(guān)系如表1-5所示。表1-5單端口RAM模式下CLB的信號與RAM信號的對應(yīng)關(guān)系

(2)雙端口RAM模式。雙端口RAM模式的原理框圖如圖1-33所示。

雙端口RAM模式下，寫數(shù)據(jù)操作使用的地址總線為A[3:0]，讀數(shù)據(jù)操作使用的地址總線為DPRA[3:0]。由于讀/寫數(shù)據(jù)操作的地址和數(shù)據(jù)總線不同，因此，在滿足正確讀/寫數(shù)據(jù)操作的邏輯關(guān)系時，可以同時執(zhí)行讀/寫數(shù)據(jù)操作，提高了對RAM讀/寫數(shù)據(jù)操作的速度。CLB信號與RAM信號的對應(yīng)關(guān)系如表1-6所示。圖1-33雙端口RAM模式的原理框圖表1-6雙端口RAM模式下CLB信號與RAM信號的對應(yīng)關(guān)系1.3.4Spartan-Ⅱ可編程邏輯器件系列

1．Spartan-Ⅱ系列FPGA結(jié)構(gòu)

XILINX公司推出Spartan(5.0V)和Spartan-XL(3.3V)系列可編程邏輯器件后，又推出了Spartan-Ⅱ(2.5V)系列可編程邏輯器件。Spartan-Ⅱ系列FPGA主要由可編程邏輯單元CLB、可編程輸入/輸出單元IOB、延遲鎖相環(huán)DDL(Delay-LockedLoop)、存儲器RAM和可編程連線通道組成，如圖

1-34所示。圖1-34Spartan-Ⅱ系列FPGA的結(jié)構(gòu)

2．CLB結(jié)構(gòu)

Spartan-Ⅱ系列FPGA的每個CLB有兩個結(jié)構(gòu)相同的單元電路Slice和內(nèi)部三態(tài)門電路，每個Slice主要由兩個具有LUT結(jié)構(gòu)的組合邏輯函數(shù)發(fā)生器、兩個觸發(fā)器和進(jìn)位邏輯控制電路組成，如圖1-35所示。

每個CLB包含四個LUT，其中每個LUT的輸出都可以通過CLB內(nèi)部的可編程布線資源連接到其它三個LUT的輸入端，以減少在連線上的延遲。圖1-35CLB結(jié)構(gòu)

3．延遲鎖相環(huán)DDL

與Spartan(5.0V)系列FPGA相比，Spartan-II系列FPGA增加了延遲鎖相環(huán)DDL電路。因為輸入的時鐘信號通過邏輯門電路或傳輸線時，會造成時鐘信號延遲，引起時序混亂。Spartan-Ⅱ系列FPGA采用延遲鎖相環(huán)DDL電路，保證了輸入的時鐘信號與芯片內(nèi)部時鐘信號上升沿或下降沿的同步。

為了消除時鐘信號延遲所引起時序上的混亂，一般都采用鎖相環(huán)PLL(Phase-LockedLoop)或延遲鎖相環(huán)DDL電路。鎖相環(huán)PLL電路的原理結(jié)構(gòu)圖如圖1-36所示。圖中的控制電路由濾波器和相位檢測器組成，通過比較輸入時鐘信號CLKIN和時鐘反饋信號CLKFB產(chǎn)生控制信號，再由壓控振蕩器去調(diào)整輸出時鐘信號CLKOUT的頻率，直到輸入時鐘信號和時鐘反饋信號的邊沿同步，最后PLL處于“鎖定”狀態(tài)。圖1-36鎖相環(huán)PLL電路的結(jié)構(gòu)延遲鎖相環(huán)DDL電路通過在輸入時鐘信號傳輸?shù)穆窂缴喜迦胙舆t單元，達(dá)到輸入時鐘信號與時鐘反饋信號的相位相差360°，以保證輸入時鐘信號和時鐘反饋信號的邊沿同步。

簡單的延遲鎖相環(huán)DDL電路原理結(jié)構(gòu)圖如圖1-37所示。延遲鎖相環(huán)電路由控制電路和可調(diào)整延遲線組成，控制電路由濾波器和相位檢測器組成，通過比較輸入時鐘信號CLKIN和時鐘反饋信號CLKFB產(chǎn)生控制信號，再由可調(diào)整延遲線去調(diào)整輸出時鐘信號延遲時間，直到輸入時鐘信號和時鐘反饋信號的邊沿同步。圖1-37延遲鎖相環(huán)DDL原理

Spartan-Ⅱ系列FPGA的延遲鎖相環(huán)DDL電路采用了一些數(shù)字電路的延遲元件作為可調(diào)整延遲線電路，如圖1-38所示，選擇時鐘信號的延遲控制參數(shù)，調(diào)整輸出時鐘信號延遲時間。

Spartan-Ⅱ系列FPGA的延遲鎖相環(huán)DDL電路用于實現(xiàn)輸入時鐘信號的邊沿與到達(dá)Spartan-Ⅱ系列FPGA芯片內(nèi)部觸發(fā)器的時鐘信號的邊沿同步。DDL電路與芯片內(nèi)部的連接如圖1-39所示。圖1-38延遲鎖相環(huán)DDL電路

圖1-39DDL電路與芯片內(nèi)部的連接1.3.5Spartan-3E可編程邏輯器件系列

Spartan-3E可編程邏輯器件系列采用了CMOS和SRAM技術(shù)，將配置信息裝入芯片的SRAM中，芯片完成指定的邏輯功能。Spartan-3E可編程邏輯器件系列的部分參數(shù)如表1-7所示。

Spartan-3E系列FPGA主要由可編程邏輯單元CLB、可編程輸入/輸出單元IOB、數(shù)字時鐘管理模塊DCM(DigitalClockManager)、乘法器、存儲器RAM和可編程連線通道組成。Spartan-3E系列FPGA的結(jié)構(gòu)如圖1-40所示。表1-7Spartan-3E系列FPGA的部分參數(shù)圖1-40Spartan-3E系列FPGA的結(jié)構(gòu)

1．CLB結(jié)構(gòu)

一個可配置邏輯單元CLB由四個能夠?qū)崿F(xiàn)基本組合邏輯和時序邏輯的基本邏輯單元(Slice)組成，如圖1-41所示。

每個Slice包含兩個查找表LUT結(jié)構(gòu)和兩個觸發(fā)器。兩個查找表LUT結(jié)構(gòu)能夠?qū)崿F(xiàn)16×1bit存儲器、16bit移位寄存器(SRL16)、帶進(jìn)位的算術(shù)組合邏輯功能，如圖1-42所示。圖1-41可配置邏輯單元CLB圖1-42Slice結(jié)構(gòu)

2．IOB結(jié)構(gòu)

輸入/輸出單元IOB提供了FPGA的內(nèi)部信號與FPGA芯片管腳之間的可編程雙向接口，如圖1-43所示。輸入/輸出單元主要分為三個主要通道，分別是輸出通道、輸入通道和三態(tài)控制通道。通過編程可以使輸入/輸出管腳分別定義成輸入信號、輸出信號、寄存器輸入信號、寄存器輸出信號、三態(tài)信號，也能夠定義成固定的低電平和高電平。圖1-43輸入/輸出單元IOB內(nèi)部結(jié)構(gòu)1.3.6Virtex-Ⅱ可編程邏輯器件系列

XILINX公司的Virtex系列FPGA包括Virtex、Virtex-E、Virtex-Ⅱ、Virtex-ⅡPro、Virtex-3、Virtex-4、Virtex-5。

Virtex-Ⅱ系列FPGA采用了CMOS和SRAM技術(shù)，將配置信息裝入芯片的SRAM中，芯片完成指定的邏輯功能。Virtex-Ⅱ系列FPGA的部分參數(shù)如表1-8所示。表1-8Virtex-Ⅱ系列FPGA的部分參數(shù)

Virtex-Ⅱ系列FPGA主要由可編程邏輯單元CLB、可編程輸入/輸出單元IOB、數(shù)字時鐘管理模塊DCM、隨機(jī)存儲器RAM、乘法器和可編程連線通道組成，如圖1-44所示。圖1-44Virtex-Ⅱ系列FPGA結(jié)構(gòu)

1．CLB結(jié)構(gòu)

一個可配置邏輯單元CLB由四個能夠?qū)崿F(xiàn)基本組合邏輯和時序邏輯的基本邏輯單元(Slice)和兩個三態(tài)緩沖器組成。每個CLB還包括內(nèi)部快速互連資源和連接到通用連線資源的開關(guān)矩陣，如圖1-45所示。每四個Slice分為兩列，每一列都有獨立的進(jìn)位鏈和一個公共的移位連線。圖1-45CLB結(jié)構(gòu)每個Slice包含兩個4輸入的查找表LUT(G和F)結(jié)構(gòu)和兩個寄存器(Register)單元。兩個查找表LUT結(jié)構(gòu)能夠?qū)崿F(xiàn)16×1bit存儲器、16bit移位寄存器(SRL16)、帶進(jìn)位的算術(shù)組合邏輯功能。Slice結(jié)構(gòu)如圖1-46所示。

兩個4輸入的查找表LUT(G和F)結(jié)構(gòu)能夠?qū)崿F(xiàn)4輸入的任意組合邏輯，配合輸入進(jìn)位邏輯選擇器以實現(xiàn)超前進(jìn)位邏輯功能。兩個寄存器單元能夠配置成D觸發(fā)器或電平觸發(fā)的鎖存器，從而實現(xiàn)時序邏輯功能。Slice的詳細(xì)結(jié)構(gòu)如圖1-47所示。每個Slice中提供了多種類型的多路選擇器(MUX)，通過這些多路選擇器可以實現(xiàn)多輸入的邏輯功能。圖1-46Slice結(jié)構(gòu)圖1-47Slice詳細(xì)結(jié)構(gòu)

2．IOB結(jié)構(gòu)

輸入/輸出單元IOB提供了FPGA的內(nèi)部信號與FPGA芯片管腳之間的可編程雙向接口，每個輸入/輸出單元有六個存儲單元，每個存儲單元能夠配置成邊沿D型觸發(fā)器或電平觸發(fā)器，也可以成對實現(xiàn)雙倍數(shù)據(jù)速率DDR(DoubleDataRate)的輸入和輸出，如圖1-48所示。

雙倍數(shù)據(jù)速率DDR的輸入和輸出通過兩個寄存器來完成，兩個寄存器的時鐘信號分別為不同的時鐘信號，時鐘信號來自數(shù)字時鐘管理模塊DCM的時鐘信號，這兩個時鐘信號相位相差180°，如圖1-49所示。每個輸入、輸出和三態(tài)控制通路都有兩個輸入信號，可以通過時鐘來切換。圖1-48輸入/輸出單元圖1-49雙倍數(shù)據(jù)速率DDR的寄存器每個輸入/輸出單元IOB的觸發(fā)器都能夠配置成如下幾種形式：

?無置位或復(fù)位

?同步置位

?同步復(fù)位

?同步置位和復(fù)位

?異步置位

?異步復(fù)位

?異步置位和復(fù)位

每個輸入/輸出單元IOB的存儲單元能夠配置成觸發(fā)器或鎖存器，如圖1-50所示。圖1-50輸入/輸出單元IOB的存儲單元配置成觸發(fā)器或鎖存器

1.4CPLD和FPGA

基于乘積項的CPLD由通用邏輯單元、全局可編程布線區(qū)和輸入/輸出單元組成，如圖1-51所示。CPLD中的邏輯單元包含了比較多的輸入信號，而且，根據(jù)信號的傳輸路徑，能夠計算出信號的延遲時間，這對設(shè)計高速邏輯電路非常重要。編程通過EPROM、EEPROM或Flash實現(xiàn)，當(dāng)電源斷開以后，編程數(shù)據(jù)仍然保存在CPLD芯片中。與FPGA相比，CPLD包含的寄存器數(shù)量比較少。因此，CPLD分解組合邏輯的功能很強(qiáng)，一個宏單元就可以完成十幾或更多組合邏輯輸入，適合于設(shè)計譯碼器等復(fù)雜的多輸入的組合邏輯。

FPGA由邏輯單元、可編程內(nèi)部連線和輸入/輸出單元組成，如圖1-52所示。邏輯單元采用查找表LUT結(jié)構(gòu)和觸發(fā)器完成組合邏輯功能和時序功能。FPGA邏輯單元中的一個查找表LUT單元只能處理四個輸入的組合邏輯，通常，F(xiàn)PGA包含的LUT和觸發(fā)器的數(shù)量非常多，所以，如果設(shè)計中使用到大量的寄存器和觸發(fā)器(例如設(shè)計一個復(fù)雜的時序邏輯)，使用FPGA將是一個不錯的選擇。

FPGA的配置數(shù)據(jù)存放在靜態(tài)隨機(jī)存儲器SRAM中，即FPGA的所有邏輯功能塊、接口功能塊和可編程內(nèi)部連線PI的功能都由存儲在芯片上的SRAM中的編程數(shù)據(jù)來定義。斷電之后，SRAM中的數(shù)據(jù)會丟失，所以每次接通電源時，由微處理器來進(jìn)行初始化和加載編程數(shù)據(jù)，或?qū)崿F(xiàn)電路的結(jié)構(gòu)信息保存在外部存儲器EPROM中，F(xiàn)PGA通過EPROM讀入編程信息，由SRAM中的各位存儲信息控制可編程邏輯單元陣列中各個可編程點的通/斷，從而達(dá)到現(xiàn)場可編程的目的。圖1-51CPLD的結(jié)構(gòu)圖1-52FPGA的結(jié)構(gòu)根據(jù)CPLD和FPGA的結(jié)構(gòu)和原理可以知道，盡管CPLD與FPGA在某些方面有一些差別，CPLD和FPGA都有自己的優(yōu)勢和弱項，但是對使用CPLD或FPGA的設(shè)計者來說，它們的設(shè)計方法和使用EDA軟件的設(shè)計過程都是相似的。

表1-9列出了CPLD、FPGA的結(jié)構(gòu)與性能比較。表1-9CPLD和FPGA的結(jié)構(gòu)、性能比較

CPLD與FPGA相比，F(xiàn)PGA包含更多的等效邏輯門，如圖1-53所示。FPGA能夠?qū)崿F(xiàn)需要大量寄存器才能夠完成的復(fù)雜運算和時序邏輯電路。圖1-53CPLD和FPGA的等效邏輯門其實，CPLD與FPGA之間的界限并非不可逾越。前面介紹的Altera公司的產(chǎn)品中，F(xiàn)LEX8000和FLEX10K系列就是介于二者之間的產(chǎn)品，它們采用查找表結(jié)構(gòu)的小單元，SRAM編程工藝，其每片所含的觸發(fā)器數(shù)很多，可達(dá)到很大的集成規(guī)模，這些都與典型的FPGA相一致，因此，有人將它們歸于FPGA；但這兩種器件的速度較高且管腳-管腳的延時可以確定、可預(yù)置，因而又具有CPLD的特點，又有人將它們歸于CPLD。將它們歸于哪一類并不十分重要，重要的是要充分了解每一種器件的基本單元、互連結(jié)構(gòu)及編程工藝的基本原理，靈活利用和發(fā)揮這些可編程邏輯器件的特征。因此，在決定使用CPLD還是使用FPGA邏輯器件之前，應(yīng)該考慮需要完成具體設(shè)計的邏輯功能和需要占用的邏輯資源，然后根據(jù)CPLD和FPGA的特點，選擇出合適的器件。

CPLD適合完成復(fù)雜的狀態(tài)機(jī)和多輸入的組合邏輯，例如存儲器和總線控制器，編碼和譯碼器等，因為一個邏輯單元可以實現(xiàn)十幾個甚至幾十個輸入的組合邏輯，而一般的FPGA的一個查找表LUT只能夠?qū)崿F(xiàn)四個輸入的組合邏輯；FPGA的制造工藝確定了FPGA芯片中包含的查找表LUT和觸發(fā)器數(shù)量比較多，因此，如果設(shè)計中需要使用大量的寄存器和觸發(fā)器來完成復(fù)雜的時序邏輯，則使用FPGA就是一個很好的選擇，例如PCI總線控制器、加法器、CPU、DSP和計數(shù)器等?？删幊踢壿嬈骷峁┨囟ǖ墓δ埽ㄆ骷c器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、定時和控制操作，以及系統(tǒng)運行所需要的所有其它功能?？梢院敛豢鋸埖刂v，可編程邏輯器件能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的像74LS或CMOS4000系列小規(guī)模通用數(shù)字邏輯電路，都可以用可編程邏輯器件來實現(xiàn)?？删幊踢壿嬈骷缤粡埌准?、一堆積木或一個電子元件倉庫，工程師可以通過傳統(tǒng)的原理圖輸入法或是硬件描述語言自由地設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真，可以事先驗證設(shè)計的正確性。在PCB完成以后，還可以利用CPLD的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。使用可編程邏輯器件來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高整個系統(tǒng)的可靠性?？删幊踢壿嬈骷倪@些優(yōu)點使得可編程邏輯器件技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言的進(jìn)步。由于電路設(shè)計人員可以反復(fù)地編程、擦除、使用，或者在外圍電路不動的情況下用寫入不同的程序就可實現(xiàn)不同的功能，所以，用FPGA/CPLD試制樣片能以最快的速度占領(lǐng)市場。由于FPGA/CPLD開發(fā)系統(tǒng)中帶有許多輸入工具和仿真工具以及編程工具等產(chǎn)品，電路設(shè)計人員能夠在很短的時間內(nèi)就可以完成電路的輸入、綜合、優(yōu)化、仿真。當(dāng)電路需要少量改動時，更能顯示出FPGA/CPLD的優(yōu)勢。

FPGA/CPLD軟件易學(xué)易用，電路設(shè)計人員使用FPGA/CPLD進(jìn)行電路設(shè)計時，不需要具備專門的集成電路深層次的知識，可以使設(shè)計人員能集中更多的精力進(jìn)行電路設(shè)計，快速將產(chǎn)品推向市場。目前，F(xiàn)PGA/CPLD在數(shù)字系統(tǒng)設(shè)計、通信領(lǐng)域、儀器儀表和計算機(jī)控制等許多領(lǐng)域都有廣泛的應(yīng)用。

1.5基于可編程邏輯器件的數(shù)字系統(tǒng)

的設(shè)計流程

隨著計算機(jī)與微電子技術(shù)的發(fā)展，電子設(shè)計自動化EDA(ElectronicDesignAutomation)和可編程邏輯器件的發(fā)展都非常迅速，熟練地利用EDA軟件進(jìn)行PLD器件開發(fā)已成為電子工程師必須掌握的基本技能。先進(jìn)的EDA工具已經(jīng)從傳統(tǒng)的自下而上的設(shè)計方法改變?yōu)樽皂斚蛳碌脑O(shè)計方法，以硬件描述語言來描述系統(tǒng)級設(shè)計，并支持系統(tǒng)仿真和高層綜合。電子工程師在實驗室就可以完成ASIC的設(shè)計與制造，這都得益于PLD器件的出現(xiàn)及功能強(qiáng)大的EDA軟件的支持。使用CPLD或FPGA芯片設(shè)計電子系統(tǒng)時，一般都需要借助CPLD或FPGA制造公司所提供的開發(fā)系統(tǒng)來完成。例如，Altera公司提供的MAXPLUSⅡ和Quartus開發(fā)系統(tǒng)，Lattice公司提供的ispDesignExpert開發(fā)系統(tǒng)，XILINX公司提供的Foundation和ISE開發(fā)系統(tǒng)。

CPLD/FPGA設(shè)計越來越復(fù)雜，使用硬件描述語言設(shè)計可編程邏輯電路已經(jīng)成為大勢所趨，目前最主要的硬件描述語言是VHDL和VerilogHDL。兩種語言都已被確定為IEEE

標(biāo)準(zhǔn)。完成整個設(shè)計需要以下幾個步驟：

(1)用硬件描述語言VHDL、Verilog或電路原理圖的方式輸入需要完成的邏輯電路。

(2)使用邏輯綜合工具，將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理，即將高層次描述(行為或數(shù)據(jù)流級描述)轉(zhuǎn)化為低層次的網(wǎng)表輸出(寄存器與門級描述)，邏輯綜合軟件會生成EDIF(ElectronicDesignInterchangeFormat)格式的EDA工業(yè)標(biāo)準(zhǔn)文件。這些文件是用戶的設(shè)計中使用各種邏輯門以及這些邏輯門之間的連接的描述。這一步在PLD開發(fā)過程中最為關(guān)鍵，影響綜合質(zhì)量的因素有兩個，即代碼質(zhì)量和綜合軟件性能。

(3)使用實現(xiàn)工具(ImplementationTools)將這些邏輯門和內(nèi)部連線映射到FPGA或CPLD芯片中。實現(xiàn)工具包括映射工具(MappingTool)和布局布線工具(Place&RouteTool)。映射工具把邏輯門映射到FPGA芯片中的查找表LUT單元或CPLD芯片中的通用邏輯單元GLB，布局布線工具將這些邏輯門和邏輯單元連接在一起，實現(xiàn)復(fù)雜的數(shù)字邏輯系統(tǒng)。

(4)時序仿真。由于不同的器件、不同的布局布線會造成不同的延時，因此對系統(tǒng)進(jìn)行時序仿真、檢驗設(shè)計性能、消除競爭冒險是必不可少的步驟。

(5)上述過程完成后，開發(fā)系統(tǒng)提取CPLD或FPGA的連接開關(guān)和連接開關(guān)矩陣的狀態(tài)，并且生成對應(yīng)于連接開關(guān)斷開和接通的1和0的熔絲圖或BIT流文件。

(6)將BIT流文件或熔絲圖文件下載到FPGA或CPLD芯片中，在硬件上實現(xiàn)設(shè)計者用電路原理圖或硬件描述語言描述的設(shè)計。

整個設(shè)計的步驟如圖1-54所示。

上面提到的綜合(Synthesis)定義為“設(shè)計描述的一種形式向另一種描述形式的轉(zhuǎn)換”。綜合工具就是幫助設(shè)計者進(jìn)行這種轉(zhuǎn)換的軟件工具。用于FPGA和CPLD的綜合工具有Cadence公司的synplify，Synopsys公司的FPGAexpress和FPGAcompiler，Mentor公司的leonardospectrum等。一般來說，不同的FPGA廠商提供了適用于自己的FPGA電路的專用仿真綜合工具。

使用CPLD或FPGA芯片設(shè)計電子系統(tǒng)時，要綜合考慮面積和速度的平衡。這里“面積”指一個電路設(shè)計所消耗FPGA/CPLD邏輯資源的數(shù)量，對于FPGA可以用所消耗的觸發(fā)器(FF)和查找表(LUT)的數(shù)量來衡量，更一般的衡量方式可以用設(shè)計所占用的等價邏輯門數(shù)來衡量。“速度”指設(shè)計在芯片上穩(wěn)定運行時所能夠達(dá)到的最高頻率，這個頻率由設(shè)計的時序、時鐘周期、芯片管腳到管腳的延遲時間等眾多時序參數(shù)決定。面積和速度這兩個指標(biāo)貫穿于FPGA/CPLD設(shè)計的始終，是設(shè)計質(zhì)量的評價標(biāo)準(zhǔn)。一個同時具備設(shè)計面積最小、運行頻率最高的設(shè)計是不現(xiàn)實的。設(shè)計目標(biāo)應(yīng)該是在滿足設(shè)計時序要求(包含對設(shè)計頻率的要求)的前提下，占用最小的芯片面積；或者在所規(guī)定的面積下使設(shè)計的時序余量更大，頻率跑得更高。這兩種目標(biāo)充分體現(xiàn)了面積和速度平衡的思想。如果設(shè)計的時序余量比較大，運行的頻率比較高，就意味著設(shè)計的健壯性更強(qiáng)，整個系統(tǒng)的質(zhì)量更有保證；另一方面，設(shè)計所消耗的面積更小，則意味著在單位芯片上實現(xiàn)的功能模塊更多，需要的芯片數(shù)量更少，整個系統(tǒng)的成本也隨之大幅度削減。

作為矛盾的兩個組成部分，面積和速度的地位是不一樣的。相比之下，滿足時序、工作頻率的要求更重要一些，當(dāng)兩者沖突時，采用速度優(yōu)先的準(zhǔn)則。圖1-54基于可編程邏輯器件的數(shù)字系統(tǒng)的設(shè)計流程

1.6可編程邏輯器件的發(fā)展趨勢

CPLD/FPGA是近幾年集成電路中發(fā)展最快的產(chǎn)品。由于CPLD性能的高速發(fā)展以及設(shè)計人員自身能力的提高，可編程邏輯器件供應(yīng)商將進(jìn)一步擴(kuò)大可編程芯片的應(yīng)用領(lǐng)域，將復(fù)雜的專用芯片推向高端和超復(fù)雜應(yīng)用，可編程邏輯器件是集成電路中最具活力和前途的產(chǎn)業(yè)。什么原因使CPLD發(fā)展得如此之快？這主要依賴于通信和網(wǎng)絡(luò)產(chǎn)品市場的飛速發(fā)展，而這一領(lǐng)域是CPLD/FPGA最大的應(yīng)用市場。由于通信和網(wǎng)絡(luò)的協(xié)議變化很快，因此CPLD/FPGA供應(yīng)商一直把提高產(chǎn)品的設(shè)計功能和靈活性作為中心任務(wù)，CPLD/FPGA正是發(fā)揮了它現(xiàn)場可編程的特點，繞過定制集成電路的復(fù)雜環(huán)節(jié)，極大地縮短了新產(chǎn)品上市時間，提高了設(shè)計和使用的靈活性。

因為通信和網(wǎng)絡(luò)產(chǎn)品的利潤比較高，也因為CPLD/

FPGA器件工藝復(fù)雜，所以CPLD一直被認(rèn)為是只能應(yīng)用于高檔產(chǎn)品，如通信產(chǎn)品和專業(yè)圖像處理設(shè)備。但是隨著半導(dǎo)體工藝的發(fā)展，CPLD芯片的成本已越來越低，甚至已經(jīng)可以和ASCI芯片和標(biāo)準(zhǔn)集成電路相互競爭，這使得CPLD的應(yīng)用領(lǐng)域不斷擴(kuò)大，反過來，這又進(jìn)一步加速了CPLD/FPGA產(chǎn)品的發(fā)展。

1．向更高密度、更大容量可編程邏輯器件發(fā)展

目前可編程邏輯器件的發(fā)展趨勢主要體現(xiàn)為：繼續(xù)向更高密度、更大容量邁進(jìn)，“為吸引用戶采用CPLD/FPGA進(jìn)行設(shè)計，可編程芯片供應(yīng)商始終在尋找提高設(shè)計功能和靈活性的方法”。FPGA已開始接近1000萬門的規(guī)模，這似乎已經(jīng)達(dá)到用戶的要求或設(shè)計能力的極限。但這些高端CPLD/FPGA供應(yīng)商仍不以此為滿足。市場分析家認(rèn)為目前的狀況仍是如此。對新型最高密度器件的需求有增無減，CPLD/FPGA市場中的領(lǐng)先供應(yīng)商的發(fā)展速度高于其它市場。大容量CPLD/FPGA是市場發(fā)展的焦點。在高密度CPLD/FPGA產(chǎn)業(yè)中，Altera和XILI